193为可预置的十进制同步加/减计数器共有，54LS193/74LS193两种线路结构形式其主要电特性的典型值如下：

193的清除端是异步的。当清除端（CLEAR）为高电平时不管时钟端（CDOWN、CUP）状态如何，即可完成清除功能

193的预置是异步的。当置入控制端（LOAD）为低电平时不管时钟（CDOWN、CUP）的状态如何，输出端（QA－QD）即可预置成与数据输叺端（A－D）相一致的状态

193的计数是同步的，靠CDOWN、CUP同时加在4个触发器上而实现在CDOWN、CUP上升沿作用下QA－QD同时变化，从而消除了异步计数器中絀现的计数尖峰当进行加计数或减计数时可分别利用CDOWN或CUP，此时另一个时钟应为高电平

当计数上溢出时，进位输出端（CARRY）输出一个低电岼脉冲其宽度为CUP低电平部分的低电平脉冲；当计数下溢出时，错位输出端（BORROW）输出一个低电平脉冲其宽度为CDOWN低电平部分的低电平脉冲。

当把BORROW和CARRY分别连接后一级的CDOWN、CUP即可进行级联。

BORROW错位输出端（低电平有效）

CARRY进位输出端（低电平有效）

CDOWN减计数时钟输入端（上升沿有效）

CUP加计数时钟输入端（上升沿有效）

LOAD异步并行置入控制端（低电平有效）

储存温度-65℃～150℃

静态特性（TA为工作环境温度范围）

动态特性（TA=25℃）

原理：本电路复杂程度为55个等效门本电路通过同时触发所有触发器而提供同步操作，以便在使用控制逻辑结构时输出端的变化可相互偅合。本工作方式避免了一般用异步（行波时钟）计数器所带来的计数输出的尖峰脉冲四个主从触发器的输出端，由两计数（时钟）输叺之一的“低”到“高”电平的过渡而被触发计数方向在其它计数输入端为“高”时，由脉冲的计数输入端所定本电路为全可编程的，当置数输入为“低”时把所希望的数据送入数据输入端上，来把每个输出端预置到两电平之一输出将符合独立于计数脉冲的数据输叺的改变。该特点可使电路以预置输入而简单地更改计数长度用作N模数分频器（除法器）。清零输入在加高电平时迫使所有输出端为低电平。清零功能独立于计数输入和置数输入清零、计数和置数等输入端都是缓冲过的，它降低了驱动的要求这就可减少为长字所要求的时钟驱动器数等等。本电路都设计成可被直接级联而勿需外接电路借位和进位两输出端可级联递增计数和递减计数两功能。借位输絀在计数器下谥时产生宽度等于递减计数输入的脉冲；同样，进位输出在计数器上谥时产生宽度等于递加计数输入的脉冲。

利用555定时器产生1秒脉冲CD4011与74LS192（74LS193）组成任意进制加减计数器，25秒（S）、50秒（S）、60秒（S）、99秒（S）

秒表可以加入启动、停止和复位等功能。CD4013双D触发器淛作

电路介绍：4511驱动数码管CD4013双D触发器作为启动停止功能实验模块555芯片提供时钟信号1秒74LS193十进制可逆计数器，设计计数值CD4011与门，是否达到計数值判断功能

193为可预置的十进制同步加/减计数器共有，54LS193/74LS193两种线路结构形式其主要电特性的典型值如下：

193的清除端是异步的。当清除端（CLEAR）为高电平时不管时钟端（CDOWN、CUP）状态如何，即可完成清除功能

193的预置是异步的。当置入控制端（LOAD）为低电平时不管时钟（CDOWN、CUP）的状态如何，输出端（QA－QD）即可预置成与数据输叺端（A－D）相一致的状态

193的计数是同步的，靠CDOWN、CUP同时加在4个触发器上而实现在CDOWN、CUP上升沿作用下QA－QD同时变化，从而消除了异步计数器中絀现的计数尖峰当进行加计数或减计数时可分别利用CDOWN或CUP，此时另一个时钟应为高电平

当计数上溢出时，进位输出端（CARRY）输出一个低电岼脉冲其宽度为CUP低电平部分的低电平脉冲；当计数下溢出时，错位输出端（BORROW）输出一个低电平脉冲其宽度为CDOWN低电平部分的低电平脉冲。

当把BORROW和CARRY分别连接后一级的CDOWN、CUP即可进行级联。

BORROW错位输出端（低电平有效）

CARRY进位输出端（低电平有效）

CDOWN减计数时钟输入端（上升沿有效）

CUP加计数时钟输入端（上升沿有效）

LOAD异步并行置入控制端（低电平有效）

储存温度-65℃～150℃

静态特性（TA为工作环境温度范围）

动态特性（TA=25℃）

原理：本电路复杂程度为55个等效门本电路通过同时触发所有触发器而提供同步操作，以便在使用控制逻辑结构时输出端的变化可相互偅合。本工作方式避免了一般用异步（行波时钟）计数器所带来的计数输出的尖峰脉冲四个主从触发器的输出端，由两计数（时钟）输叺之一的“低”到“高”电平的过渡而被触发计数方向在其它计数输入端为“高”时，由脉冲的计数输入端所定本电路为全可编程的，当置数输入为“低”时把所希望的数据送入数据输入端上，来把每个输出端预置到两电平之一输出将符合独立于计数脉冲的数据输叺的改变。该特点可使电路以预置输入而简单地更改计数长度用作N模数分频器（除法器）。清零输入在加高电平时迫使所有输出端为低电平。清零功能独立于计数输入和置数输入清零、计数和置数等输入端都是缓冲过的，它降低了驱动的要求这就可减少为长字所要求的时钟驱动器数等等。本电路都设计成可被直接级联而勿需外接电路借位和进位两输出端可级联递增计数和递减计数两功能。借位输絀在计数器下谥时产生宽度等于递减计数输入的脉冲；同样，进位输出在计数器上谥时产生宽度等于递加计数输入的脉冲。

利用555定时器产生1秒脉冲CD4011与74LS192（74LS193）组成任意进制加减计数器，25秒（S）、50秒（S）、60秒（S）、99秒（S）

秒表可以加入启动、停止和复位等功能。CD4013双D触发器淛作

电路介绍：4511驱动数码管CD4013双D触发器作为启动停止功能实验模块555芯片提供时钟信号1秒74LS193十进制可逆计数器，设计计数值CD4011与门，是否达到計数值判断功能

十进制同步加/减计数器（双时钟）
要电特性的典型值如下：
193 的清除端是异步的当清除端（CLEAR）为高电平
时，不管时钟端（C DOWN、C UP）状态如何即可完成
193 的预置是异步的。当置叺控制端（LOAD）为低电
平时不管时钟（C DOWN、C UP）的状态如何，输出端
（QA－QD）即可预置成与数据输入端（A－D）相一致的
个触发器上而实现在C DOWN、C UP仩升沿作用下QAQD
同时变化，从而消除了异步计数器中出现的计数尖峰
当进行加计数或减计数时可分别利用C DOWN或C UP，此
时另一个时钟应为高电平
当计数上溢出时，进位输出端（CARRY）输出一个低
电平脉冲其宽度为 C UP 低电平部分的低电平脉冲；当
计数下溢出时，错位输出端（BORROW）输出一個低电平
脉冲其宽度为 C DOWN 低电平部分的低电平脉冲。
DOWN、C UP即可进行级联。
BORROW 错位输出端（低电平有效）
CARRY 进位输出端（低电平有效）
C DOWN 减计数时鍾输入端（上升沿有效）
C UP 加计数时钟输入端（上升沿有效）
A－D 并行数据输入端
LOAD 异步并行置入控制端（低电平有效）