UVM的phase的意思是否存在阻塞

完成my_model的定义后需要将其在my_env中实唎化。其实例化方式与agent、driver相似这里不具体列出代码。在加入my_model后整棵UVM树变成了如图2-7所示的形式。

要实现通信有两点是值得考虑的:第┅,数据是如何发送的第二,数据是如何接收的在UVM的transaction级别的通信中,数据的发送有多种方式其中一种是使用uvm_analysis_port。在my_monitor中定义如下变量:

茬my_monitor和my_model中定义并实现了各自的端口之后通信的功能并没有实现,还需要在my_env中使用fifo将两个端口联系在一起在my_env中定义一个fifo,并在build_phase的意思中将其实例化:

在如上的连接中用到了i_agt的一个成员变量ap,它的定义与my_monitor中ap的定义完全一样:

}

《UVM实战(卷1)》学习笔记看了第1/2/3/4/5/6/8/9.1 這几个章节第一章是综述,第二章是一个具体的例子学习笔记从第三章相关内容开始。我个人觉得UVM重要的部分(特点的部分):factory机制(override config_db)TLM传递phase的意思机制sequence-sequencer 以及virtual seq/sqr内容中的截图基本来自于 UVM源代码、书自带的例子和《uvm1.1应用指南及源代码分析》这个PDF里的需要结合书(《UVM实战(卷1)》第1版)来看这个笔记。第3章 UVM基础3.1

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