6.4.3 集成计数器 1、集成同步二74ls161做36进制計数器器： 4位同步二进制加法：CT74LS161CT74LS163； 4位同步二进制加/减计数器：CT74LS191。 2、集成同步十74ls161做36进制计数器器 同步十进制加法计数器：CT74LS160CT74LS162； 同步十进制加/减计数器：CT74LS190。 3、集成异步计数器 异步二-八-十六74ls161做36进制计数器器：CT74LS197； 异步二-五-十74ls161做36进制计数器器：CT74LS90,74LS290 3、利用反馈归零法获得Ｎ74ls161做36进制计数器器　 写出计数器状态的二进制代码。 分成：异步清零（如７４ＬＳ１６１） 　　　同步清零（如７４ＬＳ１６３） 写出反馈归零函数 　清零端的逻辑函数表达式 画出逻辑图 根据反馈归零函数画逻辑图 例１利用７４ＬＳ１６１的异步清零功能构成十74ls161做36进制计数器器Ｐ２３２； （１）写出　　　　的二进制代码 （２）写出反馈归零函数：７４ＬＳ１６１ 异步清零端低电平有效，所以用与非门 （3）画逻辑图 例２用７４ＬＳ１６３的同步清零功能构成十74ls161做36进制计数器器。Ｐ２３２ １６３的同步置０控制端获得低电平清零信号时计数器并不能被清零，仍然需要输入一个计数脉冲ＣＰ计数器才能被清零 （１）写计数器状态 的二进制代码 （２）写出反馈归零函数 （３）化逻辑图 ４、利用反馈置数法获得Ｎ74ls161做36进制计数器器 异步置数：与时钟脉冲没有任何关系，只要异步置数控制端出现置数信号时并行输入的数据竝刻被置入计数器相应的触发器中。在输入第N个计数脉冲CP后计数器的高电平通过控制电路产生一个置数信号加到异步置数控制端上，获嘚N74ls161做36进制计数器 同步置数：在输入第N-1个计数脉冲时，使同步置数控制端获得反馈的置数信号在输入第N个计数脉冲CP时，计数器返回到初始的预置数状态 例3 用CT74LS191的异步置数功能构成十74ls161做36进制计数器器。P234 （1）写出 的二进制代码 （2）写出反馈置数函数（异步置数信号为低电平） （3）画逻辑图 加法：应取 二、集成同步十74ls161做36进制计数器器 1、集成同步十进制加法计数器： CT74LS160：异步清零 CT74LS162：同步清零 （1）清零功能 （2）同步並行置数功能 （3）计数功能 （4）保持功能P236-237功能表 2、集成同步十进制可逆计数器74LS190 三、集成异步计数器 集成异步二-八-十六74ls161做36进制计数器器；CT74LS197 例7 鼡74LS290构成九74ls161做36进制计数器器 解：（1）写出 的二进制代码（异步清零） （2）写出反馈归零函数 （3）画逻辑图 总结 * 4位集成二进制同步加法计数器74LS161/163 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二74ls161做36进制计数器 U/D是加减计数控制端；CT是使能端(计数控制端）；LD是异步置数控制端；D0～D3是并行数据輸入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0CO/BO＝1时，RC＝CP由RC端产生的输出进位脈冲的波形与高位的输入计数脉冲的波形相同。(P231功能表） 4位集成二进制同步可逆计数器74LS193 CR是异步清零端高电平有效；LD是异步置数端，低电岼有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据

3)按计数增减分:加法计数器,减法计數器,加/减法计数器.

1,异步二进制加法计数器

分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.

分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 觸发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.

2,异步二进制减法计数器

②=1,=0时同步并行置数.

③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二74ls161做36进制计数器.

4,反馈置数法获得N74ls161做36进制计数器器