在Coae Placement和Legalizaon之间其实还有很重要的一個步骤， 就是对SChn（扫描链）的处理英文名Scan Reorder，直译为扫描链重组

for st，其实是探测错误序列的一种设计方法学由于芯片内部是一个黑盒子，在外部难以控制测试人员通过DFT技术，可以从外部控制和观测电路内部触发器的信号值DFT通常需要单独的一个部门来完成，很复杂有專门的书籍可以参考。基本概念可以参考：

【时序分析基本概念介绍——花一样的“模式”】

而在后端PR中我们更关注的是DFT中的Scan Chain，有了它我们的芯片就更加具有测试性。Scan Chain将芯片中的所应用的普通替换成带有扫描功能的扫描寄存器首尾相连成串，从而可以实现附加的测试功能那扫描寄存器特殊在什么地方呢？我们从它的结构图来看一下：

从上图中可以看出它比普通存储器多了SI，SESO这3个端口。

2. SE是scan enable信号咜控制着scan cell的工作模式。从图中可以看出SE，SID端通过一个Mux实现工作模式的切换。当SE输入为0时scan cell工作在普通模式下，相当于是普通的flop；当SE输叺为1时scan cell就进入scan模式，相当于一个移位寄存器

用图片说明可能会更加形象，对整个逻辑电路来说未插入scan chain时，电路图如下：

而后端对于掃描链的定义通常使用DEF文件来定义，我们一般称它为scan def配合下图，我们写出scan DEF语句来说明：

概念都了解完以后那我们后端到底需要对scan chain做些什么呢？

其实在做完coarse placement后，Scan Cell大部分是按照连接的顺序随机的乱放的这样其实会极大地占用绕线资源。因此在后续步骤开始之前，我們希望对扫描链的连线进行处理在不影响逻辑功能的前提下，重新进行连接从而减少走线长度。那这个重组的过程我们就称之为扫描链重组（Scan Reorder） 。整个过程可以用下面两张图来形象地说明：

Scan Reorder之后：仔细看，走线少了很多也规整了不少吧！那这就是我们希望得到的結果~~（当然前提是不能影响逻辑功能）

如果用前文DEF的例子解释：

经过Scan Reorder之后，变成如下的电路连接：

可以看到被方框圈住的out_reg_4和u_buf就类似一个整体一样，位置重新进行了排列

那对应的Scan DEF信息变化就是：

左边的DEF格式前文已经说明，那右边reorder之后的大家能看懂嘛

右边就多了一个#符号，这里可以理解为标志位与着下面的#ORDERED segment 1相关联，就是为了说明它在FLOATING信息里的排列位置