Calibre DRC、LVS的详细教程_百度文库
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Calibre DRC、LVS的详细教程
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请教一个calibre LVS的问题。
目前正在用calibre做LVS，但report里报错是：
& && && && && && && &&&Error:& & Different numbers of ports.
& && && && && && && &&&Error:& & Power or ground net missing.
其中ports数目相差了几百个，我认为是我的设计里的IO pad或者IO filler导致的问题。
请问是不是要在v2lvs生成的sp文件里对pad或者power、ground再定义点什么啊？要写的话应该怎么写呢？非常感谢！calibre view, post-layout simulation, 后仿真, lvs reduce parallel mos,
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calibre view, post-layout simulation, 后仿真, lvs reduce parallel mos,
用calibre+cadence进行后仿真
calibre PEX提取寄生参数
并且生成了calibre view，用此view来进行后仿真
结果总是不对
查看calibre view，发现很多并联管子被重复计算了，电阻也被重复计算了
例如某电阻RR1，segment=2
那么calibre view里面就是RR1，segment=2；，segment=2
电阻阻值多乘了一次
后来在LVS RULE文件中吧LVS REDUCE SERIES RES设置为NO
电阻的问题解决
但是并联管子重复计算的问题并没解决
例如，某MOS为MM1，finger=2
那么calibre view里面就是MM1，finger=2；，finger=2
管子的W多乘了一次
即使我修改了LVS RULE文件中的LVS REDUCE PARALLEL MOS设置为NO，仍然无效。
请问兄弟碰到过这种问题没有啊？如何解决的呢？
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本帖最后由 ericking0 于
17:17 编辑
我也碰到了相同的问题
一个finger=4 m=1的管子，在calibre view里面变成了4个finger=4 m=1的管子
而finger=1 m=4的管子，则变成了4个finger=1 m=1的管子
此外，我的电阻也碰到了这个问题
一个segment=2的电阻，变成了两个segment=2的电阻
不过电阻的问题通过修改LVS REDUCE SERIES RES NO来搞定了(用此方法其实无法解决该问题)
但是MOS的问题修改了LVS REDUCE PARRAEL MOS NO 则搞不定
我还碰到了另外一个问题：一个8u/1u的管子，layout画成了两个4u/1u的管子
而这两个管子都变成了8u/1u
不过看管子symbol旁边显示的parameter发现同时出现了w和wf
感觉w是calibre提取出来的参数，而wf是PDK Pcell自己定义的finger的沟道宽度
故我猜测calibre无法提取finger数量参数nf，而xRC文件和LVS rule文件中都只提取的w参数
而calibre view中每个管子的其他参数估计是从schematic中套过去的
所以schematic中MM1的finger=2，m=1,的话，那么calibre就提取成了m=2，而finger由于不清楚是什么参数，所以直接从schematic中的对应管子copy了过去，
如果MM1 8u/1u的话，layout化成了两个4u/1u的，calibre提取的时候视为了两个w=4u, l=1u的管子，而PDK中cell的CDF中的wf（finger宽度），nf（finger数量）就直接套用了schematic中的8u，1。
所以就变成了两个w=4u，wf=8u，l=1u的管子，而spectre仿真的时候没有采用w而采用了wf，所以导致了错误的结果
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今天做了一个试验
改变LVS REDUCE *****参数
尝试使用analogLib中的PMOS4 NMOS4来代替PDK中的symbol来建立cellmap
不出意料采用analogLib中的symbol来建立cellmap文件，所有的MOS和res中的model都留空了，没有实用性
不过发现calibre在建立calibre view的时候的确有把schematic中的器件的CDF components parameters填充到新建的calibre view中的器件的相应的components parameters。
而改变LVS REDUCE *****其实并不能改变calibre view的问题（甚至可能导致错误）
最终的解决方法就是把calibre无法提取的m（multiple） nf（number of fingers） segment（res segments）全部在calibre view setup窗口reset properites区域reset到1。
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& & 汗。。。你发上来了啦
Warship Yannis Tsividis~
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& & thaanks dear,,,
模拟ic设计高手
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这个问题我以前也碰到过 可以不采用calibre view
让calibre直接把寄生网表保存成spectre 格式
只是仿真设置上麻烦点
可以参考附件
(96.81 KB)
下载次数: 782
下载消耗 资产 1 信元&下载支出 -1 信元&
附件里的文章是edaboard的erikl写的 他的原帖找不到了
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CAn u plz tell me how to get rule deck?
UID120557&帖子147&精华0&积分822&资产822 信元&发贴收入1080 信元&推广收入0 信元&附件收入1640 信元&下载支出1969 信元&阅读权限30&在线时间106 小时&注册时间&最后登录&
好方法。先试试
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xiazai liao ,xiexie
analog ICs
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[通过 QQ、MSN 分享给朋友]扫描二维码关注微信公众号：chiplayout在介绍了calibre v2lvs命令的参数及其作用，这篇主要对其如何将verilog网表转为spice网表进行举例说明。
verilog网表转为spice网表,最基本的
[cc lang=”bash”]v2lvs -v verilog.v -o spice.spi[/cc]
verilog网表转为spice网表，并将需要附加的.verilog库转换到输出的spice.spi网表中
[cc lang=”bash”]v2lvs -v verilog.v -l other_lib.v -o spice.spi[/cc]
verilog网表转为spice网表，并将需要附加的.spice库 include 到生成的spice.spi网表中
[cc lang=”bash”]v2lvs -v verilog.v -s other_lib.spi -o spice.spi[/cc]
verilog网表转为spice网表，并将verilog中的地 s0、s1 分别改名为 GND和VDD
[cc lang=”bash”]v2lvs -v verilog_file -s0 GND -s1 VDD -o spice_file[/cc]
verilog网表转为spice网表,大综合
[cc lang=”bash”]v2lvs -v verilog.v -l other_lib.v -s other_lib.spi -s0 GND -s1 VDD -o spice.spi[/cc]
或者有更多的.verilog和.spice库需要以spice.spi中输出，可以使用多个-l和-s参数
以上只是个人使用中的一些小结，如有不正确和不全面之处希望大家留言补充。
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