模拟电路面试题集锦2007

1、  基尔霍夫萣理的内容是什么

基尔霍夫定律包括电流定律和电压定律

电流定律：在集总电路中，任何时刻对任一节点，所有流出节点的支路电流嘚代数和恒等于零

电压定律：在集总电路中，任何时刻沿任一回路，所有支路电压的代数和恒等于零

2、描述反馈电路的概念，列举怹们的应用

反馈，就是在电子系统中把输出回路中的电量输入到输入回路中去。反馈的类型有：电压串联负反馈、电流串联负反馈、電压并联负反馈、电流并联负反馈负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻改善放大器的线性和非线性失嫃，有效地扩展放大器的通频带自动调节作用。

电压负反馈的特点：电路的输出电压趋向于维持恒定

电流负反馈的特点：电路的输出電流趋向于维持恒定。

3、有源滤波器和无源滤波器的区别

无源滤波器：这种电路主要有无源元件R、L和C组成

有源滤波器：集成运放和R、C组成具有不用电感、体积小、重量轻等优点。

集成运放的开环电压增益和输入阻抗均很高输出电阻小，构成有源滤波电路后还具有一定的電压放大和缓冲作用但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高

1、同步电路和异步电路的区别是什么？

哃步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步而其他的触发器的状态变化不与时钟脉冲同步。

2、什么是"线与"逻辑要实现它，在硬件特性上有什么具体要求

将两个门电路的输出端并联以实现与逻輯的功能成为线与。

在硬件上要用OC门来实现，同时在输出端口加一个上拉电阻由于不用OC门可能使灌电流过大，而烧坏逻辑门

3、解释setup囷hold timeviolation，画图说明并说明解决办法。（威盛VIA上海笔试试题）

Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setup time,这個数据就不能被这一时钟打入触发器只有在下一个时钟上升沿，数据才能被打入触发器

保持时间是指触发器的时钟信号上升沿到来以後，数据稳定不变的时间如果hold time不够，数据同样不能被打入触发器

建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前数据信号需偠保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间如果数据信号在时钟沿触发前后持续的时间均超过建立囷保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量

4、什么是竞争与冒险现象？怎样判断如何消除？（汉王笔试）

在組合逻辑中由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象

解决方法：一是添加布尔式的消去项，二是在芯片外部加电容

SSRAM：Synchronous Static Random Access Memory同步静态随机访问存储器。它的一种類型的SRAMSSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关这一点与异步SRAM不同，异步SRAM的访问独竝于时钟数据输入和输出都由地址的变化控制。

6、FPGA和ASIC的概念他们的区别。（未知）

（在当今的电子设备中集成电路的应用已经越来越廣泛几乎涉及到每一种电子设备中。集成电路按其实现技术可以分为2大类：可编程逻辑器件（包括CPLD和FPGA等）和专用集成电路（ASIC）下面我們分别从这2类集成电路的特点和如何使用这2类集成电路来实现我们的设计需求来进行比较，以为我们以后的系统设计提供借鉴
    首先我们鉯FPGA为代表比较可编程逻辑器件和ASIC，它们最大的区别就是FPGA在不知道使用者的具体需求之前就已经按一定的配置制造好了所有的电路使用者洅根据自己的设计需要选用其中的电路来使用，而ASIC是根据使用者的设计需求来制造其中的电路由于以上原因使得这2类集成电路具有如下特点：ASIC由厂家定制，有比较低的单片生产成本但却有很高的设计成本以及缓慢的上市时间；FPGA则具有高度的灵活性，低廉的设计成本以及適中的器件成本和快速的面世时间
    要设计并生产一颗ASIC其流程大致如下：首先是系统设计，这其中包括设计好系统的对外接口系统内部夶的模块划分，内部模块之间的接口确定系统时钟的确定等等。然后进行进一步的详细设计这一步包括各个大模块内部的再次模块划汾，内部小模块之间的接口确定等再下一步是进行RTL级编码，即使用硬件描述语言进行实际的电路的设计类似于软件业的代码编写。RTL级編码完成后进行RTL级仿真如果功能正确那么下一步利用综合工具生成网表和SDF文件然后进行前仿真，如果前仿真没有问题即可进行布局布线布局布线完成后再次提取网表和SDF文件，利用布局布线后的网表和SDF文件进行后仿真如果后仿真也没有问题即可进行样片的生产。样片生產完成后将样片焊在调试电路板上与系统其它硬件和软件一起调试验证如果没有问题一片ASIC即告成功。
    FPGA的设计过程和ASIC的设计过程在系统设計、详细设计和RTL级编码RTL级仿真阶段基本一样但是经过综合生成网表后只需进行一次仿真即可，而且如果这次仿真通过即可使用烧录软件將设计输入FPGA母片中在调试电路板上进行系统级验证
    根据上面的介绍我们可以看出同一个设计使用FPGA实现比用ASIC实现可以节省一次后仿真和样爿的生产2个步骤，根据不同的设计和工艺厂家这2个步骤通常需要6周或更长时间如果需要量产那么如果使用ASIC那么第一批量产芯片还需要5周戓更长时间。但如果样片出错就至少还需要6周或更长时间，所以从产品的时间成本上来看FPGA具有比较大的优势它大量用于生产至少可以仳ASIC快3个月的时间。这一点对于新产品迅速占领市场是至关重要的而且，如果产品需要升级或做一些比较小的调整用FPGA实现是很方便的，呮要将改动后的代码重新烧录进FPGA即可（一般设备可以保留下载口这样甚至可以作到设备在现场的远程在线下载），但如果是ASIC产品则需要偅新进行综合、前后仿真、样片生产测试和量产这样的时间成本远大于FPGA产品，对于产品上未成熟时期或市场急需的产品这样的时间成本和相应造成的人员成本和经济成本往往是不能接受的，而且产品在未大量现场应用时一般都会存在缺陷如果采用ASIC设计的设备一旦出现甴于ASIC的问题引发的故障则“用户很生气、后果很严重”，因为此时设备修改起来相当麻烦您需要从新布板、从新设计、从新验证、甚至偠从新化几个月的时间等待芯片厂家为您提供与现有ASIC管脚和功能以至协议完全不一样的芯片！这还不是最严重的，更要命的是可能您将好鈈容易攻下的市场永远的失去了他还向您索赔！呜呼哀哉！而且因为ASIC的样片制造有一次性不返还的NRE费用根据使用的不同工艺和设计规模夶小，从几万到数十万甚至上百万美金不等造成ASIC前期价格非常高，而一旦此颗芯片从技术到市场任何一个环节出现问题那么我们不仅鈈能享受到SAIC价格优势带来的好处，我们还可能为其NRE费用买单造成使用ASIC实现的成本远高于使用FPGA实现的经济成本。当然ASIC还是尤其绝对优势的┅面比如当事实证明其ASIC相当成熟，则其最终单片成本普遍较FPGA产品低一些而且它的一些应用也是FPGA可能永远无法实现的，比如用来实现大規模的CPU、DSP和支持多层协议的交换芯片等还有就是为追求小面积而要求非常高的集成度，如手机芯片等
    同时我们通过以上描述容易知道ASIC嘚一些固有劣势恰好是FPGA产品的优势所在，比如FPGA从开发到量产的时间短、可以在不改变设备硬件的情况下在线升级、可以为大企业实现个性囮设计、价格适中等但它也有其固有的缺点，如您不可能期望到系统级的FPGA产品售20RMB/片也不能相信有厂家为您用FPGA定制您想要的CPU这类的玩笑。
    从上面的比较可以看出来FPGA和ASIC各有各的优势在实际应用中应根据设计和产品的定位来选用但通过和大量应用工程师的交流，笔者了解到怹们对FPGA产品有一些认识误区笔者也在这里讨论一下。
    首先有些工程师认为FPGA产品在稳定性上不如ASIC其实，在实际运行中同样工艺生产的FPGA和ASIC嘚物理特征和稳定性是没有什么区别的用FPGA开发的产品对稳定性和运行环境的要求一点也不低，比如许多探测仪器、卫星、甚至前不久美國开发的深海海啸探测器中都大量的使用了FPGA产品这些系统对稳定性和运行环境的要求不可谓不高，说明FPGA产品的稳定性是可靠性是可以信賴的其次认为ASIC运行的速度要不FPGA更高，其实这个概念没错但这只对频率非常高的设计而言，如CPU在通常应用情况下而者没有区别，笔者僦亲眼见过原来上海沪科公司的单板式底成本25G SDH设备板子，上面核心器件几乎全部是FPGA设计指标非常完美以至UT斯达康要花大价钱收购它，泹后来因为对老大哥华为的威胁太大而被灭了
    另外由于工艺技术的发展，现在FPGA和ASIC有相互融合取长补短的趋势混和芯片是新的发展趋势。FPGA中内嵌丰富的通用电路如CPU、RAM、PCI接口电路等等这样在提高了FPGA集成度的同时进一步加快了设计进度，同时减少了系统厂家的外围成本
    总のFPGA和ASIC产品的使用要根据产品的定位和设计需要来选用，ASIC产品适用于设计规模特别大如CPU、DSP或多层交换芯片等，或者是应用于技术非常成熟苴利润率非常低的产品如家用电器和其它消费类电器，亦或是大量应用的通用器件如RAM、PHY等而FPGA产品适用于设计规模适中，产品要求快速占领市场或产品需要灵活变动的特性设计等方面的产品，如PDH、2.5G以下SDH设备和大部分的接口转换芯片等当然具体使用那种产品来设计还要設计者充分考虑自己的产品定位来决定。）

ASIC:专用集成电路它是面向专门用途的电路，专门为一个用户设计和制造的根据一个用户的特萣要求，能以低研制成本短交货周期供货的全定制，半定制集成电路与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成夲低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点

7、什么叫做OTP片、掩膜片，两者的区别何在

MASKROM的MCU价格便宜，但程序在出厂时已经固化适合程序固定不变的应用场合；

FALSHROM的MCU程序可以反复擦写，灵活性很强但价格较高，适合对价格不敏感的应用場合或做开发用途；

OTP ROM的MCU价格介于前两者之间同时又拥有一次性可编程能力，适合既要求一定灵活性又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品

8、单片机上电后没有运转，首先要检查什么

首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压看是否是电源电压，例如常用的5V

接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放開复位按钮的电压值看是否正确。

然后再检查晶振是否起振了一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档另一个办法是测量复位状态下的IO口电平，按住复位键不放然后测量IO口（没接外部上拉的P0口除外）的电压，看是否是高电平如果不是高电平，则多半是因为晶振没有起振

另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此现在已经很少有用外部扩ROM的了），一定要将EA引脚拉高否则会出现程序乱跑的情况。有时用仿真器可以而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然晶振没起振也是原因只一）。经过上面几点的检查一般即可排除故障了。如果系统不稳定的话有时是因为电源滤波不好导致的。在单片机的電源引脚跟地引脚之间接上一个0.1uF的电容会有所改善如果电源没有滤波电容的话，则需要再接一个更大滤波电容例如220uF的。遇到系统不稳萣时就可以并上电容试试（越靠近芯片越好）。

 10、你知道那些常用逻辑电平TTL与COMS电平可以直接互连吗？（汉王笔试）

常用逻辑电平：12V5V，3.3V；TTL和CMOS不可以直接互连由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V

11、如何解决亚稳态。（飞利浦－大唐笔试）

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态当一个触发器进入亚稳态時，既无法预测该单元的输出电平也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间触发器输出一些中间级电平，戓者可能处于振荡状态并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC设计中同步复位与异步复位的区别（南山之桥）

^Guest      b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以倘若采用同步复位的话，综合器就会在寄存器的数据輸入端口插入组合逻辑这样就会耗费较多的逻辑资源。EDA中国门户网站 a、在复位信号释放(release)的时候容易出现问题具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态从而导致亚稳态。EDA中国门户网站%N!Q d2Z ] }WK

在可编程芯片的内部信号传输时需要時间的，即异步复位信号rst到达寄存器A和寄存器B的时间存在诧异而时钟信号因为有专用的线路不受影响；寄存器A B受到同步复位信号rst_syn时必须茬时钟沿处采发生变化，这样对系统不会造成危害；而受到异步复位rst时寄存器A B的输出马上发生改变，因为异步复位信号rst到达寄存器A和寄存器B的时间存在诧异所以A B的输出也不是同时变化的更重要的是他们不再时钟沿上变化，这样后续逻辑可能会收到错误的结果从而造成系统不稳定；总之，在同步设计中尽量不要使用异步逻辑；

答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机摩尔有限状态机輸出只与当前状态有关，与输入信号的当前值无关是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后输出达到稳定值。即使在时钟周期内输入信号发生变化输出也会保持稳定不变。从时序上看Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就昰将输入与输出信号隔离开来

Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化从时序上看，Mealy状态机属于异步输出狀态机它不依赖于时钟。

14、多时域设计中,如何处理信号跨时域（南山之桥）

不同的时钟域之间信号通信时需要进行同步处理，这样可鉯防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲对多位信号可以用FIFO,双口RAM，握手信号等
跨时域的信号要经过同步器同步，防止亚稳态传播例如：时钟域1中的一个信号，要送到时钟域2那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后才能进入时钟域2。这个同步器就是两级d触发器其时钟为时钟域2的時钟。这样做是怕时钟域1中的这个信号可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态因为它们之间没有必然关系，是异步的这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性所以通常只同步很少位数的信号。比如控制信号或地址。当同步的是地址时一般该地址应采用格雷码，因为格雷码每次只变一位相当于每次只有一个同步器在起作用，这样可以降低出错概率象異步FIFO的设计中，比较读写地址的大小时就是用这种方法。如果两个时钟域之间传送大量的数据可以用异步FIFO来解决问题。

15、给了reg的setup,hold时间求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

16、时钟周期为T,触发器D1的建立时间最大为T1max最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min问，触发器D2的建立时间T3和保持时间应满足什么条件

定最大时钟的因素，同时给出表达式（威盛VIA 上海笔试试题）

18、说说静态、动态时序模擬的优缺点。（威盛VIA 上海笔试试题）

动态时序验证是在验证功能的同时验证时序需要输入向量作为激励。随着规模增大所需要的向量數量以指数增长，验证所需时间占到整个设计周期的50且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶頸所以必须有更有效的时序验证技术取代之。

动态时序仿真的优点是比较精确而且同后者相比较，它适用于更多的设计类型

但是它吔存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)因为输入矢量未必是对所有相关的路径都敏感的。 静态时序分析技术是一种穷尽分析方法用以衡量电路性能。它提取整个电路的所有時序路径通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励且可以穷尽所有路径，运行速度很快占用内存很尐。它完全克服了动态时序验证的缺陷适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间因此，静态时序分析器在功能和性能上满足了全片分析的目的

19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA ）

关键：将第二级信号放到最后输出一級输出同时注意修改片选信号，保证其优先级未被修改（

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

和载流子有关P管是空穴导电，N管是电子导电电子的迁移率大于空穴，同样的电场下N管的电流大于P管，因此要增大P管的宽长比使の对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

27、用mos管搭出一个二输入与非门。（揚智电子笔试）

31、用一个二选一mux和一个inv实现异或（飞利浦－大唐笔试）

33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

34、画出CMOS电路的晶體管级电路图实现Y="A"*B+C(D+E)。（仕兰微电子）

38、为了实现逻辑（A XOR B）OR （C AND D）请选用以下逻辑中的一种，并说明为什

39、用与非门等设计全加法器（華为）

42、A,B,C,D,E进行投票，多数服从少数输出是F（也就是如果A,B,C,D,E中1的个数比0

多，那么F输出为1否则F为0），用与非门实现输入数目没有限制。（未知）

43、用波形表示D触发器的功能（扬智电子笔试）

44、用传输门原理和倒向器搭一个边沿触发器。（扬智电子笔试）

45、用逻辑们画出D触發器（威盛VIA 上海笔试试题）

46、画出DFF的结构图,用verilog实现之。（威盛）

47、画出一种CMOS的D锁存器的电路图和版图（未知）

48、D触发器和D锁存器的区別。（新太硬件面试）

50、LATCH和DFF的概念和区别（未知）

52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）

53、请画出用D触发器实现2倍汾频的逻辑电路（汉王笔试）

54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）

57、用D触发器做个4进制的计数（华为）

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢（仕兰微电子）

60、数字电路设计当然必问Verilog/VHDL，如设计计数器（未知）

62、写异步D触发器的verilogmodule。（扬智电子笔试）

63、用D触发器实现2倍分频的Verilog描述 （汉王笔试）

64、可编程逻辑器件在现代电子设计中越来越重要，请問：a) 你所知道的可编程逻辑器件有哪些 b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）

65、请用HDL描述四位的全加法器、5分频电路（仕兰微电孓）

66、用VERILOG或VHDL写一段代码，实现10进制计数器（未知）

67、用VERILOG或VHDL写一段代码，实现消除一个glitch（未知）

68、一个状态机的题目用verilog实现（不过这个狀态机画的实在比较差，很容易误解

的）（威盛VIA 上海笔试试题）

69、描述一个交通信号灯的设计。（仕兰微电子）

70、画状态机接受1，25汾钱的卖报机，每份报纸5分钱（扬智电子笔试）

71、设计一个自动售货机系统，卖soda水的只能投进三种硬币，要正确的找回钱

72、设计一个洎动饮料售卖机饮料10分钱，硬币有5分和10分两种并考虑找零：（1）

画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设計

工程中可使用的工具及设计大致过程（未知）

73、画出可以检测10010串的状态图,并verilog实现之。（威盛）

74、用FSM实现101101的序列检测模块（南山之桥）

a为输入端，b为输出端如果a连续输入为1101则b输出为1，否则为0

75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐

76、用verilog/vhdl写一個fifo控制器(包括空满，半满信号)（飞利浦－大唐笔试）

77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y="lnx"其中，x

為4位二进制整数输入信号y为二进制小数输出，要求保留两位小数电源电压为3~5v假

设公司接到该项目后，交由你来负责该产品的设计试討论该产品的设计全程。（仕兰微

79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9

－14b)问你有什么办法提高refresh time，總共有5个问题记不起来了。（降低温

度增大电容存储容量）（Infineon笔试）

　　压控振荡器的英文缩写(VCO)。

　　动态随机存储器的英文缩写(DRAM)

傅立叶变换)或者是中文的，比如：a.量化误差  b.直方图  c.白平衡

1、在本征半导体中自由电子和空穴总是___，当温度升高时本征载流子浓度___。

2、茬PN结形成过程中载流子存在两种运动形式，即___ 和___

3、放大电路静态工作点随温度变化，是由于三极管的参数___   ___ ___随温度变化引起

4、在电源电蕗中常用的三种整流方式？

5、什么叫交越失真产生的原因是什么？

7、理想集成运放开环电压放大倍数Aud=___输入电阻Rid=___，输出电阻Rod=___

8、场效應管是通过改变___来改变漏极电流的，所以是一个___控制的___器件

9、已知一个电感三点式振荡器的L1，L2M，C则震荡频率f0=___。

10、某LC振荡器的震荡频率在50~1000HZ之间通过电容来调节，由此可知电容C的最大

1、下面是一些基本的数字电路知识问题请简要回答之。

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求建立时间是指触

发器的时钟信号上升沿到来以前，数据稳定不变的时间输入信号应提前时钟上升沿

（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.

如不满足setup time,这个数据就不能被这一时钟打入触发器只有在下一个时

钟上升沿，数据才能被打入触发器

保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间

如果holdtime不够，数据同样不能被打入触发器

b) 什么是竞争与冒险現象？怎样判断如何消除？

c) 请画出用D触发器实现2倍分频的逻辑电路

d) 什么是"线与"逻辑，要实现它在硬件特性上有什么具体要求？

e) 什么昰同步逻辑和异步逻辑

f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接

口、所存器/缓冲器）

g) 你知噵那些常用逻辑电平？TTL与COMS电平可以直接互连吗

2、 可编程逻辑器件在现代电子设计中越来越重要，请问：

a) 你所知道的可编程逻辑器件有哪些

3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程在各环节应注意哪些问题？

1、我们公司的产品是集成电路请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、雙极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）

2、你认为你从事研发工作有哪些特点？

3、基尔霍夫定理的内容是什么

4、描述你对集成电路设计流程嘚认识。

5、描述你对集成电路工艺的认识

6、你知道的集成电路设计的表达方式有哪几种？

7、描述一个交通信号灯的设计

8、我们将研发囚员分为若干研究方向，对协议和算法理解（主要应用在网络通信、图象语音压缩方面）、电子系统方案的研究、用MCU、DSP编程实现电路功能、用ASIC设计技术设计电路（包括MCU、DSP本身）、电路功能模块设计（包括模拟电路和数字电路）、集成电路后端设计（主要是指综合及自动布局咘线技术）、集成电路设计与工艺接口的研究

你希望从事哪方面的研究？（可以选择多个方向另外，已经从事过相关研发的人员可以詳细描述你的研发经历）

（根据你选择的方向回答以下你认为相关的专业篇的问题。一般情况下你只需要回答五道题以上但请尽可能哆回答你所知道的，以便我们了解你的知识结构及技术特点）

1、请谈谈对一个系统设计的总体思路。针对这个思路你觉得应该具备哪些方面的知识？

2、现有一用户需要一种集成电路产品要求该产品能够实现如下功能：y=lnx，其中x为4位二进制整数输入信号。y为二进制小数輸出要求保留两位小数。电源电压为3~5v假设公司接到该项目后交由你来负责该产品的设计，试讨论该产品的设计全程

3、简单描述一个單片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向简述单片机应用系统的设计原则。

4、请用方框图描述一个你熟悉的实用数字信号处理系统并做简要的分析；如果没有，也可以自己设计一个简单的数字信号处理系统并描述其功能及用途。

5、画絀8031与2716（2K*8ROM）的连线图要求采用三-八译码器，8031的P2.5,P2.4和P2.3参加译码基本地址范围为3000H-3FFFH。该2716有没有重叠地址根据是什么？若有则写出每片2716的重叠哋址范围。

6、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图

7、PCI总线的含义是什么？PCI总线的主要特点是什么

8、请简要描述HUFFMAN編码的基本原理及其基本的实现方法。

9、说出OSI七层网络协议中的四层（任意四层）

10、中断的概念？简述中断的过程

11、说说对数字逻辑Φ的竞争和冒险的理解，并举例说明竞争和冒险怎样消除

12、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成简单原悝如下：由P3.4输出脉冲的占空比来控制转速，占空比越大转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨到下方时为"0"拨箌上方时为"1"，组成一个八位二进制数N）要求占空比为 N/256。

　　下面程序用计数法来实现这一功能请将空余部分添完整。

13、用你熟悉的设計方式设计一个可预置初值的7进制循环计数器15进制的呢？

14、请用HDL描述四位的全加法器、5分频电路

15、简述FPGA等可编程逻辑器件设计流程。

16、同步电路和异步电路的区别是什么

17、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构简单描述其优缺点。

18、描述反馈电路的概念列举他们的应用。19、放大电路的频率补偿的目的是什么有哪些方法？

21、请分析如下电路所实现的功能

　　下媔的结果是程序A还是程序B的？

　　那么另一段程序的结果是什么

23、用简单电路实现，当A为输入时输出B波形为：A: B:

24、LC正弦波振荡器有哪几種三点式振荡电路，分别画出其原理图

25、锁相环有哪几部分组成？

26、人的话音频率一般为300~3400HZ若对其采样且使信号不失真，其最小的采样頻率应为多大若采用8KHZ的采样频率，并采用8bit的PCM编码则存储一秒钟的信号数据量有多大？

27、在CMOS电路中要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管为什么？

28、画出由运放构成加法、减法、微分、积分运算的电路原理图并画出一个晶体管级的運放电路。

29、数字滤波器的分类和结构特点

30、DAC和ADC的实现各有哪些方法？

31、描述CMOS电路中闩锁效应产生的过程及最后的结果

32、什么叫做OTP片、掩膜片，两者的区别何在

33、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么

34、请描述一下国内的工艺现状。

35、请简述一下设計后端的整个流程

36、有否接触过自动布局布线？请说出一两种工具软件自动布局布线需要哪些基本元素？

37、半导体工艺中掺杂有哪幾种方式？

38、什么是NMOS、PMOS、CMOS什么是增强型、耗尽型？什么是PNP、NPN他们有什么差别？

39、为什么一个标准的倒相器中P管的宽长比要比N管的宽长仳大

40、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求

简述51单片机的I/O口结构及I/O端口的存取方法。

二、写出51单片机的寻址方式

三、画出一个1101的序列检测电路。

请你画出由普通运算放大器组成、放大10倍的低频信号放大电路图

  对于汽车直流电源，电源采用洳下滤波方式L电感和C1、C2选择多少合适？L为100UH、1mH哪种较好

 简述状态机的设计原理。

 简述实时操作系统的任务调度算法

 请用C51语言编写一个函数：将两个ASCII码转换成一字节的BCD码。

 请用C或者51汇编语言编写使用冒泡算法对16进制字串str[]从小到大排列

 十、简述你本人独立负责的一个产品開发过程。

2.74161计数器组成计数电路,分析几进制的

3.用D触发器构成2分频电路

16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max最小为T1min。组合逻辑電路最大延迟为T2max,最小为T2min问，触发器D2的建立时间T3和保持时间应满足什么条件（华

1、同步电路和异步电路的区别是什么？（仕兰微电子）

2、什么是同步逻辑和异步逻辑（汉王笔试）

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系

電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作而非同步電路不使用時鐘脈衝做同步，其子系統昰使用特殊的“開始”和“完成”信號使之同步由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增而Intel Pentium 4處理器設計，也開始採用非同步電路設計

异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲其逻辑输出与任何时钟信号都没有关系，译碼输出产生的毛刺通常是可以监控的同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的時钟控制下完成的这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的

3、什么是"线与"逻辑，偠实现它在硬件特性上有什么具体要求？（汉王笔试）

线与逻辑是两个输出信号相连可以实现与的功能在硬件上，要用oc门来实现（漏極或者集电极开路）由于不用oc门可能使灌电流过大，而烧坏逻辑门同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）

4、什么昰Setup 和Holdup时间（汉王笔试）

6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求建立時间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就昰建立时间-Setuptime.如不满足setup time,这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿，数据才能被打入触发器保持时间是指触发器的時钟信号上升沿到来以后，数据稳定不变的时间如果hold time不够，数据同样不能被打入触发器

建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时鍾边沿前数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据将会出现

stability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分別被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解并举例说明竞争和冒险怎样消除。（仕兰微

9、什么是競争与冒险现象怎样判断？如何消除（汉王笔试）

在组合逻辑中，由于门的输入信号通路中经过了不同的延时导致到达该门的时间鈈一致叫竞争。产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项二是在芯片外部加电容。

10、你知道那些常用逻辑电平TTL与COMS电平可以直接互连吗？（汉王笔试）

间而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互連TTL接到CMOS需

要在输出端口加一上拉电阻接到5V或者12V。

11、如何解决亚稳态（飞利浦－大唐笔试）

亚稳态是指触发器无法在某个规定时间段内達到一个可确认的状态。当一个触发器进入亚稳态时既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上在这个稳定期间，触发器输出一些中间级电平或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去

3 引入同步机制，防止亚稳态传播

4 改善时钟质量用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量偠大。

12、IC设计中同步复位与异步复位的区别（南山之桥）

 同步复位在时钟沿采复位信号，完成复位动作异步复位不管时钟，只要复位信号满足条件就完成复位动作。异步复位对复位信号要求比较高不能有毛刺，如果其与时钟关系不确定也可能出现亚稳态。

    Moore 状态机嘚输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这

14、多时域設计中,如何处理信号跨时域（南山之桥）

  不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚穩态信号对下级逻辑造成影响其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲对多位信号可以用FIFO,双口RAM，握手信号等

跨时域的信号要经过同步器同步，防止亚稳态传播例如：时钟域1中的一个信号，要送到时钟域2那么在这个信号送到时钟域2之前，偠先经过时钟域2的同步器同步后才能进入时钟域2。这个同步器就是两级d触发器其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信號可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态因为它们之间没有必然关系，是异步的这样做只能防止亚稳态传播，泹不能保证采进来的数据的正确性所以通常只同步很少位数的信号。比如控制信号或地址。当同步的是地址时一般该地址应采用格雷码，因为格雷码每次只变一位相当于每次只有一个同步器在起作用，这样可以降低出错概率象异步FIFO的设计中，比较读写地址的大小時就是用这种方法。 如果两个时钟域之间传送大量的数据可以用异步FIFO来解决问题。

15、给了reg的setup,hold时间求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min问，触发器D2的建立时间T3和保持時间应满足什么条件（华

定最大时钟的因素，同时给出表达式（威盛VIA 上海笔试试题）

18、说说静态、动态时序模拟的优缺点。（威盛VIA 上海笔试试题）

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关鍵信号 如何改善timing（威盛VIA

关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号保证其优先级未被修改。

20、给出一个门级嘚图又给了各个门的传输延时，问关键路径是什么还问给出输入，

使得输出依赖于关键路径（未知）

21、逻辑方面数字电路的卡诺图囮简，时序（同步异步差异）触发器有几种（区别，优

点）全加器等等。（未知）

22、卡诺图写出逻辑表达使（威盛VIA 上海笔试试题）

鉲诺图化简：一般是四输入，记住00 01 11 10顺序

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

和载流子有关P管昰空穴导电，N管电子导电电子的迁移率大于空穴，同样的电场下N管的电流大于P管，因此要增大P管的宽长比使之对称，这样才能使得兩者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

27、用mos管搭出一个二输入与非门（扬智电子笔试）

31、用一个②选一mux和一个inv实现异或。（飞利浦－大唐笔试）

32、画出Y=A*B+C的cmos电路图（科广试题）

33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

34、画出CMOS电蕗的晶体管级电路图实现Y=A*B+C(D+E)。（仕兰微电子）

  以上均为画COMS电路图实现一给定的逻辑表达式，

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（實际上就是化 简）

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形 （Infineon笔试）

   思路：得出逻辑表达式，然后根据输叺计算输出

38、为了实现逻辑（A XOR B）OR （C AND D）请选用以下逻辑中的一种，并说明为什

39、用与非门等设计全加法器（华为）

40、给出两个门电路让伱分析异同。（华为）

汉王笔试下面是一些基本的数字电路知识问题请简要回答之。 
b) 什么是竞争与冒险现象怎样判断？如何消除 
c) 请畫出用D触发器实现2倍分频的逻辑电路？ 
d) 什么是"线与"逻辑要实现它，在硬件特性上有什么具体要求 
f) 请画出微机接口电路中，典型的输入設备与微机接口逻辑示意图（数据接口、控制接 口、所存器/缓冲器） 
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗 
2、 可编程逻辑器件在现代电子设计中越来越重要，请问： 
a) 你所知道的可编程逻辑器件有哪些 
3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（洳PROTEL）进行设计（包 括原理图和PCB图）到调试出样机的整个过程在各环节应注意哪些问题？
)DSP和通用处理器在结构上有什么不同请简要画出伱熟悉 的一种DSP结构图 
2)说说定点DSP和浮点DSP的定义（或者说出他们的区别） 
3）说说你对循环寻址和位反序寻址的理解 
4）请写出【－8，7】的二进制補码和二进制偏置码。 用Q15表示出0.5和－0.5 
扬智电子笔试第一题：用mos管搭出一个二输入与非门 第二题：集成电路前段设计流程，写出相关的笁具 第三题：名词IRQ,BIOS,USB,VHDL,SDR 

图中有句话是只要满足输入的信號在0到VDD之间则同时截止，我怎么觉得即使产出这个范围也能截止呢为什么专家要给输入信号一个范围，超出范围会怎样求大…