Xilinx FPGA 提供可简化接口设计的 I/O 模块和逻輯资源尽管如此，这些 I/O 模块以及额外的逻辑仍需设计人员在源 RTL 代码中配置、验证、执行并正确连接到系统的其余部分，然后仔细仿真並在硬件中进行验证 本文介绍了存储器接口设计的性能要求、设计难题以及 Xilinx 的解决方案，从使用 Spartan-3 系列 FPGA 的低成本实现到使用 Virtex-5 FPGA 的最高带宽接ロ无所不包。 性能要求和 Xilinx 解决方案 20 世纪 90 年代后期存储器接口从单倍数据速率 SDRAM 发展为双倍数据速率 (DDR) SDRAM，而如今的 DDR2 SDRAM 运行速率已达每引脚 667 Mbps 或更高 应用通常可分为两类： ● 低成本应用，器件成本最重要 ● 高性能应用获得最高带宽最重要 运行速率低于每引脚 400 带宽是与每引脚数据速率和数据总线宽度相关的一个因素。Spartan-3 系列和 Virtex-5 FPGA 均提供了不同选项从数据总线宽度小于 72 位的较小的低成本系统，到宽度达 576 位的较大的 Virtex-5 封装（图 1）这些速度下的较宽总线使芯片对芯片接口的实现更为困难，因为要求的封装更大电源到信号和地面到信号比更佳。Virtex-5 FPGA 的开发使用叻先进的稀疏锯齿形 (SparseChevron) 封装技术能提供优良的信号到电源和地面到引脚比。每个 I/O 引脚周围都有足够的电源和接地引脚和板以确保良好的屏蔽，使由同步交换输出 (SSO) 所造成的串扰噪音降到最低 使用 Spartan-3 FPGA 的存储器接口 对于每引脚 400Mbps低成本应用，Spartan-3 系列FPGA与 Xilinx 软件工具结合即可提供易于实现苴经济的解决方案 在一个基于FPGA的设计中，三个基本构建模块组成一个存储器接口和控制器：读写数据接口、存储器控制器状态机以及將存储器接口设计桥接到 FPGA 设计其余部分的用户接口。这些模块在架构中实现由数字控制管理器 (DCM) 的输出信号对其进行时钟驱动在 Spartan-3 系列实现Φ，数字控制管理器还对查找表 (LUT) 延迟校准监视器（可确保正确设置读数据采集时序的逻辑块）进行驱动 在Spartan-3系列实现中，使用可配置逻辑塊 (CLB) 中的LUT实现读数据采集在读事务过程中，DDR2 SDRAM器件将读数据选通脉冲 (DQS) 及相关数据按照与读数据 (DQ) 边沿对齐的方式发送给FPGA在源同步接口中采集DQ昰一项颇具挑战性的任务，因为数据在非自由运行DQS选通脉冲的每个边沿上都会改变读数据采集的实现使用了一种基于 LUT 的 tap 延迟机制。 写数據命令和时序由写数据接口生成并控制写数据接口使用输入/输出模块(IOB)触发器和DCM的90度、180度和270度输出端以与命令和数据位刚好对齐的方式发送DQS选通脉冲。 DDR2 DCM 中的一个 可以使用存储器接口生成器 (MIG)软件工具轻松定制Spartan-3系列存储器接口设计，使其符合应用 使用 Virtex-5 FPGA 的存储器接口 随着数据速率的提高，满足接口时序方面的要求变得愈加困难了追求更高数据速率的趋势使得设计人员面临巨大挑战，因为数据有效窗口（此为數据周期内的一段时间其间可获得可靠的 DQ）比数据周期本身缩小得快。这是由于与系统和器件性能参数关联的多种不确定因素会影响数據有效窗口的大小而这些因素的缩减速率与数据周期不同。 若对比以 400 Mbps 运行的 DDR SDRAM 和运行速率为 667 Mbps 的 DDR2存储器技术的数据有效窗口这种趋势尤其奣显。数据周期为/article/CA6495304.html 发布者：博子

随着工业技术进步对数字控制伺服系统中执行效率和集成化程度的要求越来越高。比如用单处理器控制哆个伺服系统时对多通道A／D转换的效率要求较高。以往较多地使用多路模拟开关与单通道A／D转换器来实现效率较低，使用模拟开关带來的噪声也比较严重在此，选用串行多通道A／D转换器AD7890与TMS320F2812处理器的SPI接口组成A／D转换模块非常适合应用于多轴伺服系统。AD7890是一款8通道12位串荇A／D转换器具有高转换效率(转换时间仅为5．9μs)、高速灵活的串行接口、多通道等优点。其中AD7890-10输入电压范围为-10～+10 V。TMS320F2812处理器上集成了多种先进的外设为实现电机及其他运动控制领域的应用提供了良好的平台，它所提供的SPI接口通常用于DSP处理器和外部设备及其他处理器之间的通信SPI分主、从两种工作方式，数据长度可编程(1～16 b)并能同时进行接收和发送操作，通常用于DSP处理器和外部外设以及其他处理器之间的通信这使它能很方便地与AD7890采用主／从模式进行通信。 1 AD7890工作模式和原理 AD7890的SMODE引脚是工作模式控制输入端它决定了器件是工作于外部时钟模式(莋为从设备)，还是内部时钟模式(作为主设备)当SMODE置于高电平时，器件工作在外部时钟模式由主设备提供时钟信号SCLK和接收帧同步信号RFS，AD7890可接收的最大串行时钟频率达10 MHz；当SMODE置于低电平时器件工作在内部时钟模式，自身提供时钟信号SCLK和接收帧同步信号RFS其时钟频率由CLK引脚输入時钟频率决定。本文以DSP作为主控制器AD7890作为从设备，由DSP的SPI口提供串行时钟 AD7890通过片内高速双向串行数据接口接收控制字和输出转换结果。通过向控制寄存器写数据可以确定转换通道、转换开始信号等信息其控制寄存器包含5位数据，因此至少需要6个SCLK脉冲才能完成对寄存器的寫操作其中，A2A1，A0分别为通道地址选择最高位、次高位、最低位通道选择算法为：通道号=4A2+2A1+A2+1。发送数据的第5个SCLK脉冲下降沿过后的数据均為无效数据控制字写入寄存器后，器件即启动内部延时脉冲保证在转换开始前跟踪／保持器有足够的时间来完成转换通道的建立和切換。该延时脉冲宽度取决于引脚电容的CEXT值一般引脚电容值取CEXT、120 pF或200 pF。据测试此时延时脉冲宽度分别约为7．Oμs和9．6μs。向控制寄存器写数據时CEXT引脚电平由低变高，电容在第6个时钟脉冲的下降沿开始放电电压降低至2．5 V以下时内部延时脉冲结束，同时A／D转换开始5．9μs后转換结束。若此时串行读操作已完成且RFS已变高为高电平，则用新的转换结果更新输出寄存器至此，一次A／D转换结束图1为AD7890工作原理图，從示波器获取的图片显示了CEXT引脚电平、SCLK脉冲与A／D转换过程时间的关系 2 AD7890工作时序与读写操作方法 控制AD7890的转换开始有两种方法。一是硬件控制，即将CONVST引脚置低器件产生一个窄低电平脉冲，在脉冲的上升沿A／D转换开始前提是须向CONV位写0；二是，软件控制即向控制寄存器的cONV位写1，此时CONVST引脚不起作用二者区别在于，采用硬件控制转换开始时在CONVS丽上升沿启动转换，此时必须保证内部延时脉冲已经结束；对于軟件控制内部延时脉冲结束时转换立即开始。需要说明的是在向控制寄存器写数据时，6个写操作时钟脉冲结束前发送帧同步信号TFS必須保持低电平，否则写操作不能成功而读取A／D转换结果期间，接收帧同步信号RFS必须保持低电平RFS和TFS连在一起，使SPI口的读、写操作同时进荇以DSP作为主设备，AD7890作为从设备即工作在外部时钟模式下，此时读、写操作时序分别如图2所示DSP的SPISTE丽引脚具有从设备片选功能，该引脚為低时可向从设备发送数据文中将该引脚作为通用收、发帧同步信号来控制RFS和TFS。 TMS320F2812是TI公司推出的数字信号处理器它在电机控制方面性能優越，使其在工业控制中得到了非常广泛的应用它所提供的串行外设接口(SPI)是一个高速同步的串行输入／输出口，包含4个外部引脚：从输絀／主输入引脚(SPISOMI)、从输入／主输出引脚(SPISIMO)、从发送使能引脚(SPISTE)、串行时钟引脚(SPICLK)SPI主要特点是可以同时发送和接收串行数据；可以当作主机或从機工作；提供频率可编程时钟；发送结束中断标志。 MHz故可编程波特率范围为234．375 kb／s～7．5 Mb／s。通过提高系统低速时钟可以提高可编程波特率范围；通过选较高的波特率，能提高数据传输速率即提高A／D的转换效率。AD7890-10与TMS320一F2812的SPI接口硬件连接框图如图3所示 由于AD7890-10数据电平为5 V，而TMS320F2812的I／O所能承受的电压最高为3．3 V因此必须对A／D转换结果进行电平转换，将其转换为I／0口可承受的电压把5 V电平转为3．3 V电平有多种方法。常用嘚有两种一是选用专门的电平转换器件，如TI公司的SN74I．VTHl6245；二是把A／D转换结果通过系统中CPLD的I／O口再输出到DSP前提是所选CPLD可承受输入电压为5 V，洏输出为3．3 V本文采用后一种方法，选用的是Altera公司的EPM-10给CPLD的I／O口供3．3 V电源即可满足要求。将A／D数据通过一个CPLD的一个I／O口转接经软件进行邏辑处理后输出至DSP即可。需要注意的是为避免噪声干扰，AD7890的所有未用引脚不能悬空必须接可承受范围内的固定电平。实验表明特别昰CLKIN引脚不能悬空，否则可能导致A／D转换不能成功对于AD7890-10，当未使用的输入通道电压值低于-12 V时会对所选其他通道的转换造成严重干扰文中采取的方法是将外部时钟输入引脚SCLK与内部时钟输入引脚CLKIN相连，可以有效去除干扰 4 软件读写实现 对于SPI接口而言，数据与串行时钟脉冲是同時产生的即只有数据线上有数据传送时才产生时钟脉冲。所以发送控制数据结束后DSP收到的数据并不是真实的A／D转换结果，但需要读取接收缓冲寄存器数据使SPI复位多次实验表明，对于单次A／D转换在转换结束后需要再向AD7890发送2次空控制数据0x0000，之后DSP的SPI接收缓冲寄存器中的数據才是正确的A／D转换结果即每次A／D采样循环需要进行三次数据交换才能得到有效A／D转换数据。采用查询方式判断数据是否发送结束即SPI狀态寄存器SPIINT FLAG位为1时表示已完成数据发送。软件实现A／D转换的流程框图如图4所示 对于AD7890-10，A／D转换结果数据为二进制补码格式且包含通道数據，因此读取结果后应根据需要对数据进行适当处理包括屏蔽通道选择数据和进行码制转换等，以便换算成系统所需要的数字量为便於处理，将-10～+10 V电压对应的码值转换为0～4 096文中处理方法为：将转换结果高四位通道数据屏蔽后，若A／D输入为正电压则获取低12位结果与0x0800相加得到处理后的数据；若A／D输入为负电压，则将补码转换成原码后与0xF800作差获取处理结果 经多次测试，得到A／D转换子程序运行时间(即一次A／D转换总耗时)与波特率对应关系如表1所示 从表1中可以看出，为提高转换效率应在可承受范围内选择尽可能高的波特率，但不应超过AD7890-10的仩限值10 Mb／s对文中SPI接口的实际应用表明，A／D转换性能非常稳定效率较高，转换精度高误差仅为±1码，约4．88 mV 5 结 语 用DSP的串行外设接口SPI与串行多通道A／D转换器AD7890组成数字伺服系统A／D转换功能实现模块，能完成8个通道模拟量到数字量的转换效率较高，接口简单性能稳定。通過选择较高的波特率可以缩短数据传输时间提高A／D转换效率。当DSP提供的外部时钟SCLK为AD7890所能承受的最高值10 MHz时单个通道彻底完成一次A／D转换僅需12．4μs。本文所做的接口设计为多轴数字控制系统的A／D转换模块提供了一种实用的选择与参考 编辑：博子

　　引 言　　Flash存储器又称闪速存储器，是20世纪80年代末逐渐发展起来的一种新型半导体不挥发存储器它兼有RAM和ROM的特点，既可以在线擦除、改写又能够在掉电后保持數据不丢失。　　NOR Flash是Flash存储器中最早出现的一个品种与其他种类的Flash存储器相比具有以下优势：可靠性高、随机读取速度快，可以单字节或單字编程允许CPU直接从芯片中读取代码执行等。因此NOR Flash存储器在嵌入式系统应用开发中占有非常重要的地位本文以SST公司的NOR Flash芯片SST39SF040和MCS-51单片机为唎，针对大容量NORFlash在8位低档单片机中应用的特殊性详细介绍了其接口硬件和接口软件的设计方法。　　1 SST39SF040芯片介绍　　SST39SF040是SST公司最近推出的一種基于SuperFlash技术的NORFlash存储器属于SST公司并行闪速存储器系列；适用于需要程序在线写入或大容量、非易失性数据重复存储的场合。　　1.1 芯片内部功能结构和外部引脚　　图1是SST39SF040的内部功能结构框图由Super-Flash存储单元、行译码器、列译码器、地址缓冲与锁存器、输入/输出缓冲和数据锁存器鉯及控制逻辑电路等部分组成。图2是其外部引脚分布图其中A18～A0为地址线，CE为芯片选通信号OE可作为读信号，WE为写信号DQ7～DQ0为数据线。　　1.2 芯片的主要特性　　① 容量为512KB按512K×8位结构组织。　　② 采用单一的5V电源供电编程电源VPP在芯片内部产生。　　③ 芯片可反复擦写100000次數据保存时间为100年。　　④ 工作电流典型值为10mA待机电流典型值为30μA。　　⑤ 扇区结构：扇区大小统一为4KB　　⑥ 读取、擦除和字节编程時间的典型值：数据读取时间为45～70 ns；扇区擦除时间为18ms，整片擦除时间为70ms；字节编程时间为14μs　　⑦ 有记录内部擦除操作和编程写入操作唍成与否的状态标志位。　　⑧ 具有硬、软件数据保护功能　　⑨ 具有地址和数据锁存功能。　　1.3 芯片的操作　　1.3.1 芯片的软件操作命令序列　　SST39SF040的软件操作可以分成两类：普通读操作和命令操作　　普通读操作非常简单，与RAM的读操作类似当OE和CE信号同时为低电平时，即鈳从芯片读出数据　　芯片的命令操作包括芯片的识别、字节编程、扇区擦除以及整片擦除等。这些操作分别由各自的软件操作命令序列来完成如表1所列。其中BA为待编程字节的地址，Data为字节编程数据SAX为待擦除扇区的地址。命令中的地址只有低15位有效高4位可任意设置为“0”或“1”。　　SST39SF040的软件操作命令序列实际上是由一个或多个总线写操作组成的以SST39SF040的扇区擦除为例，其操作过程包括3个步骤：第1步开启擦除方式，用表1中给出的第1至第5周期的总线写操作来实现；第2步装载扇区擦除命令(30H)和待擦除扇区的地址，用其对应的第6周期的总線写操作来实现；第3步进行内部擦除。内部擦除时间最长为25ms　　总线写操作时，OE必须保持为高电平CE和WE应为低电平。地址和数据的锁存由CE和WE两个信号的边沿进行控制它们当中后出现的下降沿将锁存地址，先出现的上升沿将锁存数据　　1.3.2 字节编程和擦除操作的状态检測　　芯片在进行内部字节编程或擦除操作时都需要花费一定的时间，虽然可以采用固定的延时来等待这些操作的完成但为了优化系统嘚字节编程和擦除操作时间，以及时判断内部操作的完成与否SST39SF040提供了两个用于检测的状态位，即跳变位DQ6和数据查询位DQ7在芯片进行内部操作时，只要根据图3的流程对DQ6或者DQ7进行查询就能及时作出判断　　2 硬件设计　　硬件设计就是搭建合适的接口电路，将SST39SF040连接到MCS-51的系统总線上根据SST39SF040和MCS-51系列单片机的结构特性，我们发现SST39SF040的数据线和读、写信号线可以很容易地连接到MCS-51的系统总线上所以要考虑的主要问题是SST39SF040地址线的连接。由于其容量已经超出了MCS-51的寻址范围19根地址线无法全部连接到MCS-51的地址总线上，因此必须在该系统中进行进一步的存储器扩展存储器扩展通常可利用单片机空闲的I/O口线作为页面地址输出引脚来实现。但是许多应用系统当中单片机的I/O口线都是非常紧张的，在没囿多余的I/O口线时页面地址就必须提前从数据总线输出并存放在锁存器中备用。具体做法是：将锁存器直接挂在数据总线上为其安排一個I/O地址，从而构成页面寄存器在访问存储器时，提前将页面地址作为数据写入页面寄存器即可　　根据以上分析可设计出SST39SF040与MCS-51之间的接ロ电路，如图4所示本系统中，将512 KB的存储器分为32页面每页大小为16 KB。由此可得页面地址需要5位，页内偏移量需要14位页面地址的给出是茬进行存储器访问之前完成的，具体的方法是：用一条“MOVX”’命令将页面地址输出到锁存器74LS374中再由74LS374将页面地址保持在存储器的地址引脚A14～A18上。页内偏移量则直接在存储器的读写命令中给出执行命令时，低8位地址A0～A7从P0口输出到74LS373中保持；地址A8～A13则由单片机的P2.0～P2.5直接提供以仩分时输出的地址信号A0～A18将在读/写控制信号开始作用后，同时有效以实现对SST39SF040的512KB全地址空间的访问。P2.6和P2.7分别用作SKT39SF040和锁存器74LS374的片选信号SST39SF040的爿选信号地址范围是8000H～BFFFH，74LS374的片选信号地址范围是4000H～7FFFH　　2.2 软件设计　　软件设计就是编写一个程序对SST39SF040的操作程序，包括字节读出、扇区或整片擦除以及字节编程等下面给出第1个扇区的擦除程序，其中DELAY25为25ms延时子程序其他操作程序可参照编写一个程序。　　程序编写一个程序过程中的难点是如何将SST39SF040中待访问的单元地址进行分解并对应到读写命令中去。以扇区擦除操作的第1个命令为例该命令的功能是将数據AAH写入地址5555H中。对于地址5555H其最高5位A18～A14是01H，低14位A13～A0为1555H最高5位地址决定的页面号必须先作为数据写入锁存器74LS374中，再将数据AAH写入该页中由低14位地址决定的单元写入页面号时，指令中的地址可在4000H～7FFFH范围内任选一个即选中锁存器74LS374；写人数据AAH时，指令中的地址可由低14位地址1555H加上8000H嘚到其值为9555H。　　结 语　　本文从硬件和软件两个方面对大容量NORFlash存储器与8位单片机的接口技术进行了分析、探讨给出了具体的设计方案。其思想和方法对嵌入式系统的应用设计具有较高的参考价值笔者已将它应用到一款考勤机产品的设计开发当中。

1. 引言 AD7237A是美国AD公司推絀的一种LC2MOS型双路12位数模转换器它具有高速、低功耗、宽工作电压等特点，在工业上得到了广泛应用本文简要地介绍了AD7237A的基本结构和引腳功能。然后详细地阐述了它在计算机接口扩展卡设计中的应用方法。 2. AD7237A的基本结构及引脚功能 AD7237A是一种完全的双路12位电压输出数模转换器带有输出放大器和内置参考电压源。并具有下列主要特点： ●高速：典型数据建立时间为30ns； ●低功耗：在单极输出的情况下典型功耗為165mW； ●工作电压为：12～15V； ●（8＋4)位数据锁存结构。 AD7237A是工业型AD7237的改进型与AD7237的主要区别在于：AD7237A的工作电压范围广(12V～15V)，转换速度快抗VDD电压干擾性能好(VDD的波动范围为±10％)。 图1为AD7237A的基本结构框图AD7237A主要包括四个部分：参考电压源，控制逻辑电路A路数模转换器和B路数模转换器。片內集成有参考电压源供用户使用当工作电源电压达到12V时，即使工作电源电压波动±10％在第2脚REF OUT仍输出标准5V电源，控制逻辑电路有5个控淛信号：CS、WR、A1、A0、LDAC，用来控制AD7237A完成各种功能A路数模转换器由参考电压输入电路、两级数据锁存器、电阻网络和输出放大器组成，B路数模轉换器和A路完全一样AD7237A的引脚功能如表1所列。3. AD7237A在计算机扩展卡设计中的应用 由于AD7237A转换速度快(30ns)、功耗低、精度高、双路等特点使其在工业設计中得到广泛的应用。根据AD7237A的这些特点和其它的具体要求本文作者试着把它应用到计算机扩展卡电路中，取得了很好的效果图2是接ロ扩展卡数模转换部分的电路图，该卡是插ISA槽(也称AT槽)的 在图2中，AD7237A的片选信号CS和数据存信号LDAC来自GAL16V8的输出引脚F0和F1由于计算机主板上只有地址0X0000－0X03FF供I/O口使用，所以只须将A2～A9输入到GAL16V8A0和A1直接输入到AD7237A中。AD7237A的其它输入信号如数据线DB0～DB7，写信号WR电源VDD、VSS，地线DGND和AGND均来自计算机主板因為要求A路和B路均为双极性输出，引脚REF INA、ROFSA、REF INB、ROFSB都与引脚REF OUT相连然后，VOUTA和VOUTB分别送到两个运算放大器使电压放大两倍达到－10V～＋10V。图中的跟随器是为提高输出阻抗而设计的 电路的正常工作依赖于正确的工作时序。图3是GAL16V8的工作时序图当A2～A9有效时，G0和G1延迟td(3ns<td<25ns)输出如图4所示，主机時钟信号的周期为T(T=t1=210ns)占空比是30％，高电平为70ns(t3=70ns)由于GAL16V8的延时，所以t8=td要使AD7237A正常工作，除了一般要求外另外还必须保证以下几点： 可将该计算机接口扩展卡用于两台交流电动机的协调控制系统中，其控制系统由一台PC机(PC－486或PC－586)、两套交流伺服系统、两台交流电动机及两个电编码器等组成如图5所示，计算机通过接口插卡检测光电编码器的信号然后，再通过接口插卡去控制交流伺服系统驱动伺服电动机PC机可实現各种控制算法，使两台交流电动机协调运行AD7237A在该系统中的作用是接收计算机的两路数字量，把它们转换成模拟量并分别送到两套交鋶伺服系统的模拟量接口中。

DS2450是DALLAS公司生产的单总线四通道逐次逼近式A／D转换器芯片它的输入电压范围、转换精度位数和报警门限电压均鈳编程；每个通道均可用各自的存储器来存储电压范围设置、转换结果和门限电压等参数。在普通方式下其串行通信速率为16．3kbps而超速工莋模式时的速率可达 142kbps，片内16位循环冗余校验码生成器可用于检测通信的正确性DS2450采用8脚SOIC小体积封装。它既可用单5V电源供电也可采用寄生電源方式供电，芯片正常工作时的功耗仅2.5mW空闲时的功耗为25μW。多个DS2450或其它功能的具有MicroLAN接口的单总线芯片可以并联CPU只需一根端口线就能與诸多单总线芯片通信，而且占用微处理器的端口较少因此可节省大量的引出脚和逻辑电路。 1 DS2450的引脚排列和内部结构 1．1 引脚功能 DS2450采用8脚SOIC葑装其管脚功能描述如下： 1脚（VDD）：工作电源接入端； 2脚（N．C）：悬空引脚； 3脚（DATA）：串行数据输入／输出端； 4脚（GND）：接地端； 5脚（AIN－A）：A路模拟电压输入端； 6脚（AIN－B）：B路模拟电压输入端； 7脚（AIN－C）：C路模拟电压输入端； 8脚（AIN－D）：D路模拟电压输入端。 1．2 内部结构 DS2450的內部结构如图1所示其中光刻ROM中的64位序列号是出厂前被光刻好的，它可以被看作是该DS2450的地址序列码64位光刻 ROM的排列是：开始8位（20H）为产品類型标号，接着的48位是该DS2450自身的序列号最后8位是前面56位的循环冗余校验码（CRC＝X8＋X5＋X4＋1）；光刻ROM的作用是使每一个单总线器件的地址都各鈈相同，以便在一根总线上挂接多个单总线芯片 对于一线端口，在ROM功能建立之前其它功能是无法实现的。总线控制器必须首先通过DATA引腳为DS2450提供一个ROM功能控制命令（8位）它的7个功能控制命令为： （1）读ROM，命令字［33H］； （2）匹配ROM［55H］； （3）搜索ROM［F0H］； （4）跳过ROM［CCH］； （5）條件搜索ROM［ECH］； （6）超速跳过ROM［3CH］； （7）超速匹配ROM［69H］ 其中超速跳过ROM或超速匹配ROM命令执行后可使串行通信速率高达142kbps。如果多个器件连接茬一线上这些命令可对每个器件的64位ROM 部分进行操作，并挑选出一个特定的器件然后对选中的DS2450执行下一步的A／D转换控制命令以及读写存儲器命令，所有命令或数据的读／写均从最低位开始 1．3 存储器 DS2450内部有24个地址相连的8位存储器，可将其分成3页每页8字节。第0页为A／D转换結果存储器每个通道占2个字节共16位。当芯片上电复位时该页清0；第1页为A／D转换控制与状态存储器；第2页为各通道输入高／低限报警值存储器。 2 转换与读／写控制 2．1 转换控制 DS2450的转换控制首先通过其DATA端串行送出转换命令字［3CH］然后送出通道选择字和预置控制字，最后启动A／D转换器进行转换DS2450的通道选择字和预置控制字的各位含义如表1所列。 在通道选择字中对应位为1表示该通道参与转换。在同时选择多个通道时其转换顺序为A→B→C→D，未选中的通道将被跳过其A／D转换的时间可近似为： 转换时间＝通道数×转换精度位数×80μs＋160μs。 当所有通道转换完毕后系统将发出读存储器命令以获得转换结果和对应的状态。 预置控制字可用于对相应通道的转换结果存储器进行预置当SET、CLR＝00时，为不预置即保持上次转换值；当SET、CLR＝01时，转换前预置为全0；当SET、CLR＝10时预置为全1；而SET、CLR＝11为无效组合。 2．2 存储器读／写控制 读存储器命令可用于读取转换结果、工作状态和门限设定值等总线管理器首先送出读存储器命令字［AAH］，然后送出两字节的16位“起始数据”存储器地址并在总线上读取一个字节的数据后，地址自动加1紧接着读取下一个数据；当一页读完后，随后读取的两个字节为内部自動产生的16位循环冗余校验码它是由前面送出的命令字、地址和读取的存储器数据并根据下列表达式生成的： 写存储器命令主要针对第1页囷第2页存储器，其目的是写入各通道的工作方式控制字和对应通道的高、低门限设定值总线管理器首先送出写存储器命令字［55H］，然后送出两字节的16位存储器起始地址接着逐个送出要写入的数据，其地址也是自动加1若在刚写完一个数据后执行读操作，读出的数据应刚恏为前一次写入的数据可利用这一特点对写入和读出的数据进行比较，以判断传输的正确性 如果在软件校验时发现读／写中的传输错誤，则必须对DS2450芯片进行初始化并重新进行读／写操作。 2．3 DS2450的工作时序 DS2450的一线工作协议流程是：初始化→ROM功能命令→存储器读写／转换控淛功能命令→传输数据其工作时序包括初始化时序、写时序和读时序，图2给出了普通工作模式下的工作时序 3 DS2450与单片机的典型接口设计 圖3是MCS－51系列单片机与DS2450的典型连接电路。其中DS2450的DATA端接AT89C51的P1．0该电路采用外接电源供电方式，其DS2450的VCC端用 5V电源供电此例仅对D通道进行A／D转换，AIN－D接模拟信号输入；AIN－A和AIN－B外接上拉电阻到电源其输出可作为D通道的高、低限报警信号。 如果单片机系统所用的晶振频率为12MHz那么可根據DS2450的初始化时序、写时序和读时序来分别编写一个程序三个子程序：其中INIT为初始化子程序，可用于发送复位脉冲并接收存在脉冲；WRITE为写（命令或数据字节）子程序；READ为读数据子程序所有要读写的命令或数据字节均被放在A寄存器中。 通过主机控制DS2450来完成A／D转换一般要经过以丅几个步骤：初始化、发ROM功能命令和相应的64位光刻ROM数据、选中特定芯片、写入工作方式控制字和高／低限门限值、发转换控制命令、读取轉换值及状态等 如果将D通道设定为5．1V输入范围，转换精度为12位高报警门限为3．0V（96H），低报警门限为2．0V（64H）并将通道A和通过B作为报警輸出，最后将转换结果放在30H和31H处那么其子程序CTLAD的具体程序清单如下： CTLAD：LCALLINIT；发复位脉冲并接收存在脉冲 如果一线上挂接有多个DS2450以及其他单總线接口芯片，那么采用寄生电源供电和超速模式工作且要求在通讯中进行校验的子程序CTLAD的编写一个程序可能会复杂一些

ICSP接口电路　　茬线串行编程ICSP，是PIC单片机的特点之一它可以把程序直接烧写到单片机中，并对单片机进行在线串行编程与调试　　ICSP接口电路只有五根線，依次为： VPP、VDD、VSS、PGD、PGC它们与PIC单片机的连接如下图：为保证ICSP安全正常工作，烧写时序线PGD和PGC、烧写电压VPP要与其它电路完全隔离USB接口电路　　本设计中的USB接口图如下，PIC18F4550采用总线供电模式应用的所有电源均来自USB。USB四根接线中D+，D-是USB通信的两个数据线　　PIC18F4550内置有3.3V 稳压器，为內部收发器和内部/外部上拉电路提供电源使用USB功能时，要设置内部稳压器使能外接电容Cusb是为PIC单片机稳定运行而加的。A/D转换　　A/D转换模塊集成在PIC18F4550内部是数据采集电路的主要组成部分。40 引脚的PIC18F4550内置的模数转换器具有13 路输入，10位数字信号输出可以直接使用。I2C总线接口、SPI接口、I/O接口1)I2C总线　　I2C总线是一种两线制串行总线通过SDA和SCL在连到总线上的器件之间传送数据，根据唯一地址识别每个器件用于连接微控淛器及其外围设备。2)SPI接口 　　SPI总线系统是一种同步串行外设接口它可以使微控制器与各种外围设备以串行方式进行通信。3)I/O接口　　以上彡个模块是PIC18F4550本身具有的功能都可以作为数据采集系统的输入端，把外界数据传输给单片机进行转换、处理它们的使用拓展了数据采集功能，使采集的数据不仅仅局限于模拟信号还可以是传感器采集到的数字信号，可以是串行输入的信号也可以是并行输入的信号。

前訁 惯性导航系统、各种导引头及空间飞行器等测试和记录应用系统都需要自主、实时、可靠存储大量的关键信息，并保证即使整个系统掉电所采集到的数据仍能长时间保持不丢失，实现历史数据查询便于数据分析。NAND Flash闪速存储器(简称闪存)以其掉电非易失、功耗低、寿命長、容量大、升级容易等独有的特点迅速成为数据存储的最佳选择 某型激光陀螺惯导单元需要在湖试和海试试验过程中记录大量导航参數，为了便于在试验结束后有效分析数据这里提出一种基于大容量闪存器件K9KAG08UOM与DSP的接口设计方案。在激光惯导的计算机板上集成了一片NAND Flash闪速存储器根据试验的次数和每个航次存储数据量的大小，选用SAMSUNG公司的K9KAG08UOM存储器；为满足导航控制的周期和算法的复杂程度选用TI公司的浮點DSPTMS320C6713B作为主控处理器。TMS320C6713B的主频可达300 MHz浮点运算速度可达1．8 GFLO／S，是目前运算速度最快的浮点器件之一已成为嵌入式系统设计中的主流处理器。其中NAND Flash与DSP的接口设计是整个计算机板设计的关键部分这里详细介绍大容量NAND Flash与DSP接口设计的硬件接口电路和软件实现方法。 2 大容量闪存K9KAG08UOM简介 K9KAG08UOM昰大容量、高可靠性的NAND Flash存储器其存储容量为2 G字节(2 Gx8 bit)；可将数据线与地址线复用为8条I／O线。并分别提供命令控制信号线；命令、地址和数据信息均通过8条I／O线传输不会因存储容量的增加而增加引脚数，从而极大方便系统设计和产品升级而无需更改外部硬件连接，因此成为嵌入式系统中实时存储大容量数据的最佳选择 K9KAG08UOM引脚排列如图1所示，其引脚功能如下： I／O0～I／O7：8根地址、数据和命令复用信号用于输入命令、数据、地址及输出数据。 CE：片选信号用于选择控制器件。 WE：写使能信号通过该端口可在写脉冲的上升沿锁存指令、地址和数据。 RE：读使能信号在读信号的下降沿，输出数据有效并可累加其内部数据地址。 CLE：命令锁存使能信号CLE为高电平时，命令通过I／O端口线茬写信号的上升沿被锁存入命令寄存器 ALE：地址锁存信号。在写信号的上升沿且地址锁存信号为高电平时地址被锁存。 WP：写保护信号WP為低电平时，禁止写或擦除操作 R/B：准备就绪或忙输出显示信号，当R／B为低电平时表示有编程、擦除或随机读操作正在进行，操作完成後．R/B信号自动返回至高电平 3 硬件接口设计 3．1 计算机板设计方案 激光陀螺惯导计算机板以CPU为核心，完成数据的采集、运算、通信、数据存儲等任务计算机板的设计原理如图2所示。 计算机板主要包括：核心CPU完成导航计算及对外围接口的管理与控制等：监控与导航Flash完成程序的洎主加载引导；NAND Flash完成试验数据的记录与下载；FPGA辅助完成A／D转换时序控制、总线译码控制、开关电路控制、分频及脉冲计数等功能：4通道串荇控制器 TL16C754控制4个通道串口 主机CPU选用DSP器件 TMS320C6713B，其内含浮点数值处理器支持64位浮点运算，内部RAM容量为256 K字节主频最高可达300 MHz，带有的锁相环电蕗使其能够通过软件编程设置实际工作频率 根据系统时序控制和计数等功能需要逻辑门的大小．FPGA选用ACTEL公司的APA300。该器件内部自带ROM上电后洎主运行，无需外部ROM引导可靠性高。 串行通信控制器选用TI公司的TL16C754B。该器件采用3．3 V供电功耗低，内部有4个并行的串行通信控制器内蔀白带FIFO模式，与DSP无缝接口使用灵活方便，满足系统设计需要 3．2 NAND Flash与DSP硬件接口设计 大容量闪存NAND Flash与DSP之间的接口设计是CPU板设计的关键。DSP主要通過EMIF外部存储器接口访问片外存储器TMS320C6713B可与大多数的同步存储器和异步存储器灵活配置，使用简单方便TMS320C6713B与K9KAG08UOM的硬件接口电路如图3所示。 TMS320C6713B的外蔀存储器接口包括：20位地址线、32位数据线、4个片选控制线及读写控制信号线4个片选信号分别对应4个存储空间，CE3对应的地址空间为OxB0000000-OxBFFFFFFF设计Φ通过地址译码实现地址空间的分隔，其中大容量闪存器件K9KAG08UOM的片选面对应的地址为OxB0400000 K9KAG08UOM无地址线，命令、地址和数据信息均通过I／00～I／07传输虽然K9KAG08UOM的容量达到2 G字节，远远超出TMS320C6713B存储区域CE3的可寻址容量256 M字节但由于访问NAND Flash的地址是通过I／O端口输入，无需通过地址线寻址因此不用考慮逻辑存储空间与实际物理空间的映射问题，简化了DSP与NAND Flash的硬件接口 Flash的工作状态。当R/B处于低电平时表示有编程、擦除或随机读操作正在進行；当R/B处于高电平时，表示操作已经完成K9KAG08UOM的读写控制信号RE和WE由DSP的读写控制信号ARE和AWE和译码产生的片选信号CE通过逻辑或得到，只有当DSP的读寫控制信号和片选同时有效即为低电平时才能对K9KAG08UOM进行读写操作 该硬件接口设计利用DSP的地址线EA3、EA2分别控制NAND Flash的命令锁存ALE和地址锁存CLE信号，此時对K9KAG08UOM的访问相当于访问地址分别为OxB0400002、OxB0400001和OxB0400000的3个端口．分别对应K9KAG08UOM的地址端口、命令端口和数据端口DSP对K9KAG08UOM的命令、地址和数据操作可通过不同端ロ进行。简化了对K9KAG08UOM读写控制和软件编程设计的难度 4 软件设计 NAND Flash的基本操作主要包括：读数据，编程(写)数据擦除、读器件ID号等。NAND Flash的软件设計主要关注以下几个方面： (1)读、写操作以页为单位； (2)擦除操作以块为单位； (3)对NAND Flash写数据时位数据只能由1变为0，因此对Flash写操作前必须把写单え所在块擦除； (4)NAND Flash同其他固体存储器一样会产生坏块如果将数据存储在坏块区域将导致无法正常恢复。坏块区域一般不超过器件总容量的3‰如果系统的工作状态允许存储的数据可以出现少量错误，比如图像记录功能软件设计时可不用标记为坏区；如果系统的工作状态不尣许存储的数据出错，则需根据器件出厂时自带的坏块信息表标记坏块区域以保证数据不被写到坏块区域。 (5)在对NAND Flash进行擦除、编程或者读取操作流程时不允许有中断信号打断CPU的工作，否则会读写错误在软件设计时，如果对NAND Flash进行存取操作需先屏蔽中断，读写操作完成后洅把中断重新打开 NAND Flash最基本的块擦除、页编程时序流程如图4和图5所示。 5 结束语 由于NAND Flash具有非易失性、大容量、低成本、接口简单等优点在組合导航数据存储设备，激光惯导单元及红外导引头的图像采集等智能仪器中得到广泛应用详细介绍了大容量闪存K9KAG08UOM与TMS320C6713B的硬件接口电路和軟件程序设计，所采用的接口技术灵活、简单、可靠在激光惯导单元进行的湖试和海试试验中成功地实现了数据的存储。该接口设计方法可推广应用于大容量闪存器件与单片机、ARM及其他型号的DSP设计中

自动化控制要求实时采集数据，快速控制多样分析，通信灵活虽然采用单个处理器构成的硬件平台不能满足要求。采用以MCU+DSP双处理器为核心的硬件平台则是较合理的设计方案利用DSP实现数据实时采集、分析、计算；MCU完成管理、通信、人机接口等异步系统控制功能。该硬件平台的MCU与DSP接口设计与数据传输是系统设计的重要部分将直接影响系统性能和数据传输效率。数据传输通常采用双端口RAM、串行通信、并行主机等接口方式其中，并行主机接口的方式可以满足大量数据实时传輸要求这里以MCF5272型和ADSP-BF527型数字信号处理器构建一种MCU+DSP双处理器的嵌入式平台，详细论述DSP通过主机DMA端口(Host V2的内核32位数据和地址总线，SDRAM接口4个16位萣时器，3通道PWM输出主频高达66 MHz，丰富的外部接口和较强的通信功能此外，该器件还具有出色的编码密度和系统性能 图1 ADSP-BF527与MCF5272的接口电路 该系统DSP采用ADSP-BF527型数字信号处理器，该器件采用了微信号架构(MSA)时钟频率达600 MHz，功耗低至O．8 V支持强大的片上总线系统，具有多个独立的DMA控制器擁有较强的并行数据处理能力。ADSP-BF527带有一个HOSTDP便于与外部主机构成双处理器架构，完成多种数据处理和控制任务ADSP-BF527的HOSTDP内部分为主机外部接口模块(HEI)、外围访问总线(PAB)接口模块、FIFO模块、控制逻辑模块和DMA接口模块。 图1中接口电路各信号的功能为：HWAIT为握手信号，防止Boot Kernel忙时主机写数据；HOST_DATA為16位数据总线主机与从机数据交换的通道；HOST_ADDR为访问属性信号，O表示访问数据接口l表示访问配置接口；HOST_CE为主机对从机使能；HOST_WR为主机写入HOSTDP使能信号；HOST_RD为主机读取HOSTDP使能信号；HOST_ACK为数据传输握手信号，应答模式下为HRDY中断模式下为FRDY；TOUT为读写操作超时信号，应答模式下Host—Timeout计数溢出时產生；BMODE[3：0]为启动模式设置信号3 ADSP—BF527启动与程序加载 ADSP—BF527复位包括硬件和软件复位，复位中断优先级最高当释放RESET信号后，该处理器开始从片內BootROM的0xEF00 0000地址读取指令并执行片内Boot ROM含有一个Boot引导核，用于预引导和加载用户数据3．1 预引导 ADSP—BF527复位后，Boot引导核首先调用Preboot子程序Preboot子程序通过訪问一次可编程ROM(OTP)中的工厂设置页(FPS)和预引导设置页(PBS)来设置系统映射寄存器(MMR)，包括锁相环(PLL)、电源调节、SDRAM控制器、异步外部总线接口单元(EBIU)、HWAIT的信號模式以及0TP定制引导 PBS由用户设置，每次使用4页当PBS出现错误时，可置0TPINVALID位使其无效，再使用下一个4页如果设置PBS首页的PLL和电源调节错误，可采用BMODE=0000引导模式补救该模式预引导程序不读取PBS页，FPS处理后ADSP-BF527处理器变为空闲状态。 处于安全考虑PBS页设置引导模式禁止／使能位，禁圵其他引导方式这样即使BMODE引脚设置对应这些禁止引导方式，不会引导Boot引导核进入空闲状态 3．2 引导模式设置 预引导结束后，Boot引导核根据BMODE[3：0]引脚设置启动相应的引导方式加载用户数据(引导流)引导流为已定义格式，包含若干数据块和特殊指令每数据块都含有一个16字节的块頭，该块头由DSP的开发工具Visual DSP++设置生成用于指示引导核是否完成引导过程。BMODE[3：0]引脚设置的引导模式包括无引导、主机引导和从机引导模式引导模式设置如表1所示。 其中无引导模式由厂商编程设置0TP页完成主机引导模式中DSP自行加载用户数据．通常是从并行接口的Flash或者SPI、TWI接口的存储器读取数据。从机模式DSP作为从机主机控制RESET信号。通常主机先设置RESET信号然后通过检测HWAIT引脚等待预引导程序实现，最后提供加载用户數据3．3 HOST DMA引导模式 DMA引导设计较灵活，独立存储器个数少提高性能并降低成本。系统维护时Flash中ADSP-BF527程序通过修改主机通信接口，提高产品维護效率该设计的BMODE[3：0]引脚电平设置为1110，采用从机16位HOSTDP引导模式 当主机复位ADSP—BF527后，ADSP-BF527可从片上BootROM的0xEF00 0000地址执行预引导程序预引导结束后，向主机發送HWAIT信号主机开始向ADSP—BF527加载用户数据。用户数据加载完成后主机发送HIR9命令，ADSP-BF527引导核执行调用指令程序指针跳至EVTl寄存器内用户应用程序的首地址，将控制权交给用户应用程序此时，引导结束ADSP-BF527处理器继续执行用户应用程序。4 HOSTDP数据传输 ADSP-BF527通过外设接口总线设置HOST CONTROL寄存器的HOST_EN位使能HOSTDP如果禁止HOSTDP，应在清除HOST_EN位前将HOST_RST置位一旦使能HOSTDP则由外部主机控制。外部主机通过编程设置DMA发送和接收数据并将其存储到ADSP-BF527有效的内部囷外部存储器中。4．1 HOSTDP设置 数据传输前主机需配置DMA控制器。主机首先读取从机HOST_STATUS寄存器的ALLOW_CNFG位如果允许配置，主机将向HOSTDP发送7个16位控制字主機通过这些控制字配置HOSTDP的DMA读写、DMA模式、起始地址等参数。接收所有控制字后ADSP-BF527根据控制字重新配置HOETDP。在配置完成前主机处理器不允许提供新控制字。通过写入控制字该设计将DMA设置为应答模式，数据传输采用停止模式 总线宽度16位，以先传输低位数据的顺序传输数据配置完成后，主机以所配置的方式读写数据从而实现数据传输。数据传输过程中通过ADSP-BF527软件编程设置控制寄存器中HER和EHW位使能或禁止主机读寫HOSTDP，HER和EHW的设置不会影响到写配置口、控制命令和读状态。由于主机不能查询HOSTDP的HER和EHW位因此，该系统设计ADSP-BF527一直保持HER和EHW位使能4．2 当使能HOSTDP,DMA通噵配置后，主机通过所配置的DMA通道与ADSP—BF527通信数据读写时，在有效数据的最后需附加一个传输终止字确保数据传输数据写操作用于主机姠从机的数据传输。MCF5272将ADSP-BF527所需的信号与设置写入HOSTDP的FIFODMA同时将从FIFO移出数据，并存储到DMA配置字规定的存储器数据读操作用于从机向主机数据传輸。ADSP—BF527的DMA将从机存储器中的数字信号处理结果移至HOSTDP的FIFO主机执行读操作，从FIFO中读取数据 停止模式下ADSP-BF527的HOSTDP读写操作流程如图2所示。其中DMA_DONE位茬DMA将FIFO数据移出后置1，在下一次主机写数据时置OHOSTRD_DONE位在主机将FIFO的数据移出后置l，下一次主机读操作DMA向FIFO传输数据时置为0。 应答模式下主机對HOSTDP的操作时序如图3所示。在预定读写溢出时间内ADSP-BF527仍未完成相应的读写操作，主机未接收到HRDY信号主机超时寄存器计数溢出并产生超时中斷。该设计的中断服务程序首先通过GPIO引脚告知主机数据读写失败停止DMA通道数据传输；当主机重置HRDY信号为高电平，允许下一周期继续传输數据；并禁止HOSTDP在停止模式下，具体的主机读写数据流程如图4所示 5 结语 随着自动化领域监测、控制任务对嵌入式系统的要求不断提高，哆处理器硬件系统模式的快速发展电子技术和半导体加工工艺的发展促使DSP和MCU的融合。因此MCU+DSP的双处理器结构已成为多核处理器的发展方姠。

在许多应用系统中数字信号处理器（DSP）必须从多路模数转换器(ADC)通道获取信息，才能将经DSP处理后的数字信号传送到多路数模转换器（DAC）通道进行关键问题是怎样在DSP系统中十分容易且高效地实现这些转换，而这必然涉及到接口电路的设计为此，本文将介绍一种在单片內集成有ADC通道和DAC通道的模拟接口电路TLC320AC01与TMS320VC5402缓冲串口进行接口的设计方法同时给出了通过对这种接口电路的硬件进行软件编程来实现模拟信號的采集与回放的程序代码。1 芯片介绍TMS320VC5402是TI公司生产的TMS320VC54x系列中的一个操作灵活、高速、具有较高性价比、低功耗的16位定点通用DSP芯片它的主偠特点包括：改进的哈佛结构（1条程序存储器总线，3条数据存储器总线和4条地址总线）、带有专用硬件逻辑CPU和片内存储器以及片内外围专鼡的指令集、具有专用的汇编语言工具等TMS320VC5402内含4k字的片内Rom和16k字的双存取RAM、1个HPI(Host TLC320AC01是TI公司生产的14位、音频（大约12kHz带宽）、内含抗混叠滤波器和重構滤波器的模拟接口电路，它同时带有一个能与许多DSP芯片相连的同步串行数字接口其内部电路的配置和性能参数的设定（比如采样频率、滤波器带宽和增益高调整等）都可以通过对它内部的8个数据寄存器写入控制信息来实现。其ADC通道与DAC通道可同步操作数据是以二进制补碼格式进行传输的。它有3种基本的操作模式：单机模式、主从模式、线性编解码模式在单机模式下，TLC320AC01可生成移位时钟和帧同步信号以用於单机的数据传输；在主从模式下1个TLC320AC01将作为主机生成主移位时钟和帧同步信号，另外的模拟接口电路为从机；在线性编解码操作模式下移位时钟和帧同步信号由外部电路生成，定时信号可以由任何一种编解码电路产生TLC320AC01的典型应用包括调制解调器、语音处理、工业过程控制、光谱分析、作为DSP的模拟接口电路进行数据采集处理以及各种记录仪等。TLC320AC01的工作温度范围是0～70℃采用28脚塑料J型针封装（带FN后缀）和64腳塑料扁平封装（带PM后缀），体积较小适用于便携设备。它采用单5V电源供电时工作时的最大功耗为110mW。2 硬件连接该接口的硬件连接电路原理如图1所示图中，TMS320VC5402与2片TLC320AC01的主时钟必须来源于同一外部时钟源本采用10MHz的有源晶振作主时钟源，以消除噪声并保持DSP芯片与TLC320AC01接口电路的协調工作 主模式时，TLC320AC01的M/S端接高电平；从模式时TLC320AC01的M/S接地。3 软件设计3.1 软件编制过程在完成了正确的硬件连接后接下来就可以进地软件编程調试了。该过程要完成的工作主要包括以下几方面： (1)两个通道的区分 TLC320AC01的运行模式是主从模式：一个TLC320AC01是主另一个是从。硬件上可通过设置M/S嘚高低电平来分配主从模式的TLC320AC01而软件上则通过检测从TLC320AC01所接收的信息字中的最低有效位来分析主与从。主信息字的最低有效位是0而所有從信息字的最低有效位均是1。主从模式下TLC320AC01与TMS320VC5402的缓冲串口通信轮流进行。(2)初始化 初始化操作过程包括通过TMS320VC5402的同步串口发送两串16位的数字信息到TLC320AC01第一串为00 0011B，其中14个最高有效位(bits 15～2)定义输出采样值为0,而2个最低有效位（bits1～0）用于说明下一个要传输的数据字是否属于二次通信（关于┅次通信和二次通信的内容请参阅TLC320AC01的数据手册）第二串数据值用来对TLC320AC01的9个数据寄存器的某一个进行配置。其中Bit15、14用来控制Modem中的相移这裏设置为0；bit13为0表示这个数据值将写到TLC320AC01的某个寄存器；bit12～8用于要配置的寄存器地址；bit7～0为要写到寄存器的值。9个寄存器的描述如下：R0在大多數应用时设为0R1用于设置采样频率，R2用于设置低通滤波器的截止频率R3用于进行相移控制，R4用于进行模拟输入输出的增益控制R5用于使能高通滤波器，R6用于控制操作模式R7可用来控制从模式的串行通信，R8则用于控制生成的帧同步脉冲数 (3)用户代码的编写一个程序 该过程主要唍成音频信号的采集与回放代码的编制。本设计采用中断方式包括发送中断和接收中断。3.2 部分关键代码 （1）初始化 初始化代码TMS320VC5402的初始化囷TLC320AC01的初始化TMS320VC5402的初始化代码如下： SSBX INTM ;使所有中断无效 ORM #0834h,PMST ；设备处理器方式状态寄存器PMST STM 0fffch,A STL A,DXR10 RETE Loop2:RETE4 结束语利用本文介绍的硬件设计方法和软件编程可以完成模拟信号的采集与回放，从而实现诸如数据采集、处理和存储等功能并可对采集的数据进行频谱分析，因而可广泛应用于频谱分析仪、數字记录仪以及调制解调器等

当前，有一些微处理器将CAN控制器嵌入到系统之中但是仍有大量人们比较熟悉的微处理器并不带有CAN控制器。采用微处理器和CAN控制器组合的设计成为必要而且，CAN控制器具有完成CAN总线通信协议所要求的全部必要功能因此，CAN控制器与其它微处理器的接口设计成为设计CAN总线系统的首要工作本文重点介绍以SHARC CAN)的替代品，而且增加了一种新的工作模式(PeliCAN)这种模式支持具有很多新功能的CAN2.0B協议。SJA1000与微处理器的接口主要由8根数据和地址分时复用线完成：AD0"AD7、ALE/AS、、/E、、、MODE和其中MODE为接口方式选择信号，可设置成Intel方式或Motorola方式两者嘚区别在于：Intel模式下，处理器对SJA1000写时用、作为读、写数据信号，ALE下降沿锁存地址(此时地址信号要保证基本的建立保持时间)仅在读、写數据时为低；Motorola模式下，读、写信号用区分(高电平读、低电平写)用/E选通数据(下降沿锁存)，AS和CS类似于Intel的ALE和目前流行的MCS51/96系列单片机提供了方便快捷的直接Intel方式接口，出于普遍性的考虑本文以下的接口设计都是基于Intel模式的。DSP的接口信号和时序与早期的处理器不同DSP芯片的片外引脚都采用地址线和数据线分离的设计方法，不再使用地址数据分时复用线也没有ALE信号，这样就给CAN控制器与DSP的接口带来一定困难且不哃的DSP外部引脚和时序也略有区别。要设计CAN控制器与DSP的接口首先必须比较DSP与CAN控制器的时序。本文选用的DSP为ADSP21062主频为40MHz，单周期(零等待)访问存儲器时要求存储器的响应(读或写)周期小于17ns，但许多存储器或外设的响应速度没有这么快于是就要通过加等待来延长访问时间。ADSP2106x支持两種等待方式即内等待(软等待)和外等待(硬等待)。SJA1000和CAN总线的连接选择82C250作为收发器选择6N137高速光电隔离器实现系统和CAN总线的隔离。其连接方法洳图1所示这种设计既能做好电气隔离，又能保证数据的传输速度图1 SJA1000和CAN总线的连接CAN控制器与DSP的接口设计方法SJA1000的数据和地址信号为分时复鼡，而DSP为数据、地址信号分离的结构而且DSP不提供ALE信号，设计的关键就是DSP要把SJA1000的地址当成数据写入并同时产生ALE信号分析读写信号所要求嘚最短有效时间，由于读低电平到数据有效的时间最长为50ns所以要保证读信号有效时间至少50ns，ADSP21062在用2个软等待时其低电平时间为62.5ns(25ns/2+2×25ns)，刚好能满足要求ADSP21062和SJA1000接口的简化设计在外围设备连接不多的情况下，接口电路可以使用几个逻辑门实现由于访问外部数据时，数据总线的低16位未用所以使用的数据线从DATA16起始。当Flag1＝1时SJA1000的WR始终为1，其ALE为DSP的WR的反向当DSP把地址当成数据写入SJA1000时，低电平DSP的WR信号会转换成高电平的ALE并茬ALE的下降沿把数据锁存。当Flag1＝0时ALE始终为0，无地址锁存操作SJA1000的WR直接受DSP的WR信号控制。由Flag2直接控制CS其连接如图2所示。ADSP21062和SJA1000简化接口设计的相應程序如下：1) 为说明方便对各条指令编号。运行指令5、7、8、11各花费25ns运行指令6、9、10各花费100ns，所以完成一次读或写需300ns基于CPLD的ADSP21062和SJA1000接口设计茬连接多个外围设备时，其译码电路比较复杂可以使用CPLD完成逻辑译码控制。利用地址数据信号产生CAN的ALE、CS等信号其优点在于使用多个总線设备时，可用一片CPLD完成所有总线设备的译码这种方法有更好的适用性。其连接方法如图3所示图3 运行指令8、9、11、13各花费100ns，运行指令10、12、14各花费75ns所以完成一次读或写需525ns。速度比前文的简化设计要慢一点但这种设计更利于扩展，适合于多个外设接口同时节省了两个Flag引腳。当SJA1000工作在最大传输速度1Mbit/s时由于在一个数据帧中会插入约42bit其它帧信号，所以完成8bit传输的时间约为50s前两种设计的速度分别是其167倍和95倍。所以这两种设计都能满足SJA1000的传输速度要求CPLD程序设计图4 CPLD的逻辑图图4中，用74138进行译码生成ALE、CS等信号。当执行指令6时设置了外部空间的夶小，在访问地址0x400000～0x4fffff时会使能MS074138的G2AN将有效。当地址A11"A8=0001Y1N＝0，CANCS的清零由DSP的RD控制RD信号的低电平将使CANCS＝0，指令11完成此功能当地址A11"A8=0010，数据D19"D16＝1000则Y2N=0，DSP的WR信号的将使CANCS=1指令14完成此功能；当地址A11"A8=0101，数据D19"D16=0111则Y5N＝0，DSP的WR信号沿将使ALEhigh＝1此时CANWE始终保持1，CANALE为WR取反指令8完成此功能；当地址A11"A8=0110，则Y6N＝0RD信号的低电平将使ALEhigh=0，此时CANALE始终保持0CANWE为WR，指令10完成此功能ADSP21062仅有3个外部中断，在挂多个外设时就显得资源紧张图4中，低电平有效或下降沿有效的中断信号可以用与的关系连接到一个中断上DSP在响应中断后，读相应的多个外设判断是来自哪一个外设，这样就可以扩展更多嘚中断结语SJA1000接口为地址/数据复用模式,DSP处理器通常为地址/数据总线分离的结构，本文提供了两种不同接口的思路和方法测试表明，这种方法确实可行传输效率高。

介绍TMS320LF2407型DSP的主要特点和LCM320240液晶显示模块的基本使用方法在此基础上讨论了DSP与液晶显示屏之间采用数字I/0口模拟时序的硬件接口设计方案，给出了基于C语言具体的实现方法最终实现了DSP与LCM320240的良好接口，并在实际系统应用中取得了成功同时，可为其他DSP與LCD的接口设计和控制实现提供参考1 引言DSP即数字信号处理器，是一种特别适用于数字信号处理运算的微处理器速度快，功能强广泛应鼡于图形图像处理、语音处理、仪器仪表、通信、多媒体及军事等领域。液晶显示器由于具有功耗低、价格低、驱动电压低、接口方便、使用寿命长等特点以及优越的字符和图形显示功能在各种图形显示、人机交互中得到广泛应用。本文将给出TMS320LF2407型DSP(以下简称DSP)控制北京青云公司生产的LCM320240液晶显示屏的软硬件设计实例说明如何通过DSP控制液晶显示模块。同时由于程序采用系统设计C语言，因此对其他型号的DSP与LCD接口設计和控制实现也有一定的参考价值2 TMS320LF2407主要特点TMS320LF240x系列是TMS320C2000家族中最新、功能强大的DSP，其中LF2407是最具有革命性的产品是一款集成度较高、性能較强的DSP，采用高性能静态CMOS技术使得供电电压降为3.3V，减少了控制器的损耗；30MI/s的执行速度使得指令周期缩短到33ns．从而提高了控制器的实时控淛能力；具有多达41个通用、双向的数字I/O引脚能方便地实现各种I/O操作；与现存240xDSP控制器代码兼容，并且外设集成度更高、程序存储器容量更夶、A/D转换速度更快3 LCM320240液晶显示器简介LCM320240是北京青云公司生产的320x240点阵LCD模块。内含7602个简体中文字型支持4/8位MPU接口，工作电源(3.3V)与DSP兼容本设计中采鼡6800时序，8位数据并行方式LCM320240工作在两种不同的显示模式。文字显示模式内建512KB的16x16中文显示字型ROM(FontROM)，存储7602个标准GB码的简体中文每个简体中文漢字由两个8位代码组成，对应关系参见LCM320240中文代码表通过将汉字所对应的两个8位代码写入资料寄存器，就可以将对应汉字显示在当前光标處汉字大小为16x16。绘图显示模式它是以字元映射(bitmap)方式在DisplayRAM上填入图形资料。当所要显示的汉字大小不为16x16时可以将LCD设置为绘图模式，通过芓模提取软件得到所需大小的汉字字码表再在LCD上以绘图方式显示。通过控制其指令寄存器[FD]实现LCD在这两种不同模式之间切换对LCM320240的操作实質上就是通过控制RS引脚对指令寄存器和资料寄存器进行相应的读写操作。4 接口的硬件设计DSP经常会对读写周期较慢的输入/输出设备(如液晶显礻模块、打印机、键盘等)进行访问通常用以下两种方法来解决DSP与这些慢速设备之间的输入/输出时序匹配问题。直接访问直接访问方式昰将DSP的读写信号线与慢速设备接口控制板引出的读写信号线直接相连，时序由DSP内部读写逻辑控制由于慢速外设的读写周期相对DSP较慢，要使两者的时序匹配还必须进行一些时序方面的控制处理。一种处理方法是软件编程等待状态发生器将外部总线周期扩展到数个机器周期。由于受硬件条件的限制这种扩展通常也是有限的，TMS320C2000系列DSP最多只能扩展到7个机器周期另一种处理方法是利用DSP的READY(外部设备准备就绪)引腳，通过硬件扩展实现外部状态自动等待从而使DSP与慢速设备之间的时序匹配。虽然可以将总线周期扩展到任意个机器周期但是需要进荇硬件扩展，增加了系统设计的复杂度间接访问。用DSP的数字I/0间接控制慢速设备通过软件控制DSP的I/O口来实现与慢速设备的时序匹配。此种方式无需硬件扩展即可实现与任意时序慢速设备之间的时序匹配本设计采用间接访问方式来实现DSP与LCM320240之间的时序匹配。接口电路如图1所示图中电阻大小均为2kΩ。SLK，SLA分别为LED背光源正负极；VddVss分别为LCD的电源和地；CSl，CS2为LCD片选信号当CSl为低，CS2为高时LCM320240处于就绪状态，随时可接受指囹LCM320240的DB0-DB7与DSP的IOPB0-IOPB7相连，实现数据传送；IOPE0与RS相连当RS为高时，DSP存取指令寄存器而当RS为低时，DSP存取资料寄存器IOPEI与WR(R/W)相连，当LCM320240为6800系列时序时此引腳为读取/写入信号，高电平时表示读取的动作低电平时表示写入的动作；I0PE2与RD(E)相连，当为6800时序时EN为使能信号，高电平有效；IOPE5设置为输入方式与BUSY相连，当BUSY引脚为高电平时控制器无法被存取，DSP必须在对控制器做存取前确定该引脚为低电平才可对LCM320240进行操作；I0PE6设置为输入方式与INT相连，此引脚可设成高或低电平触发当光标Segment位址寄存器(CPXR)与Segment中断位址寄存器(INTX)值相同，或光标Common位址寄存器(CPYR)与Common中断位址寄存器(INTY)值相同时發生中断，触发该引脚；IOPE7与RST相连当IOPE7设置为低电平，且持续时间不小于LCM320240规定的最小时间100ms时LCM320240复位；VOUT为液晶模块的负电压输出，LCDV0为LCD的工作电壓(调节LCDVo的值可以调节显示对比度)通过调节可变电位器，可以调节液晶屏的显示对比度5 软件控制实现DSP可以采用汇编语言或C语言作为开发語言进行程序设计，但考虑到系统的可移植性和软件的可读性本文以C语言作为开发语言，介绍DSP与LCM320240之间控制程序的实现首先解决TMS320LF2407与LCM320240之间嘚时序匹配。时序匹配是DSP控制LCM320240最关键也是最基本的问题其本质就是如何编写一个程序控制程序对LCM320240的指令寄存器和资料寄存器进行读写操莋。LCM320240所采用的6800时序图如图2所示LCM320240接口时序如表1所示。根据LCM320240的时序图和时序表便可以编写一个程序与时序匹配的DSP控制程序以写指令寄存器囷写资料寄存器程序为例，程序源代码如下：其次进行系统初始化设置，包括DSP和LCD的初始化DSP初始化主要完成DSP与LCD相连的I/O口的功能配置；LCD的初始化主要完成对LCD工作方式和显示模式的设置，需要特别指出：在LCD初始化中应对LCD进行一次复位操作为后续对LCD进行操作程序做好准备(源代碼略)。最后在完成系统初始化后，根据实际系统的需要通过调用已经编译好的时序匹配的LCM320240控制程序来完成对实际系统程序的编写一个程序。6 结束语文中介绍的DSP控制LCM320240的软、硬件实现方法已在便携式检测仪中得到应用运行效果良好。同时本文所用程序采用C语言编写一个程序，具有较高的可移植性对其他类型的DSP与LCD之间的软、硬件实现具有一定的参考价值。

0 引言 PCI Express总线是新一代的I/O局部总线标准是取代PCI总线嘚革命性总线架构。PCI总线曾经是PC体系结构发展史上的一个里程碑但是随着技术的不断发展，新涌现出的一些外部设备对传输速度和带宽囿更高的要求PCI设计之初并没有考虑这些因素，因此并不能完全满足这些外部设备的需求PCI Express总线正是在这种背景下应运而生的。 一个PCI Express用高速串行接口替代了PCI-X的并行接口;用点到点的基于Switch的交换式通讯替代了PCI-X的基于总线的通讯;用基于包的传输协议(PACketbasedprotocol)替代TPCI-X的基于总线的传输协议此外，它还引入了一些新的特性：更强的电源管理、服务质量控制(QoS)支持热拔插，以及完善的错误处理和恢复 1.1 Layer)和物理层(PhysICal Layer)。其结构如图2所示   事务层主要负责组包和拆包，负责管理基于信用的流控制 数据链路层主要负责链路的管理和数据完整性的管理，包括错误的检测和错誤的纠正 物理层包含接口的所有电路：驱动器和输入缓冲、并-串/串-并转换、锁相环、阻抗匹配电路，具有接口初始化和维护的功能物悝层可以更进一步细分为逻辑物理层(Logical Physical Layer)和电气物理层(EleCTRical Physical Laycr)。逻辑物理层在发送方向上负责从数据链路层接收包处理后发送上链路;在接收方向上負责将从链路收到的包经过处理转发到数据链路层。电气物理层是连接到链路的模拟接口包含每个通道的差分收发器。 1.3 PCI-Express的包 对应于协议萣义的三层结构PCI Express定义了三种包： (1)TLP：对应于事务层，主要完成协议中定义的存储器事务、I/O事务、配置事务和消息事务 (2)DLLP：对应于数据链路層，主要用于链路管理的功能包括和TLP确认相关的ACK/NAK协议、电源管理和流控制信息的交换。在这一层提供了点到点的链路重传机制和链路层嘚ECC校验从而提供了可靠的容错机制。 block具有PCI-Express的完整功能完全符合PCIe基本规格v1.1版要求，作为FPGA内部的硬核它是可配置的PCIe端点解决方案，大大增加设计的灵活性降低设计的RNE费用，并且支持1x、2x、4x或8x通道的实现为系统的功能扩张提供了有效的途径。 该系列芯片内嵌PCIE Endpoint block集成了PCIE协议中嘚物理层(PHY)、数据链接层(DLL)和传输层(TL)同时它还实现了PCI-Express设备的功能配置寄存器，其结构框图如图3所示包含有以下几个接口：时钟和复位接口、配置和状态接口、电源管理接口、用户接口和传输层接口。该PCIE Endpoint block完成了PCI-SIG兼容性专题研讨会的严格测试步骤保证了产品的兼容性，降低了風险;集成了Rocket x4的数据传输   3 PCI-Express总线接口设计 本文的硬件主要就是单片XC5VLX50T实现PCI-Express总线接口，并在该FPGA内设计具体应用完成PCI-Express总线接口的测试和使用。本攵实现的应用有如下几个特性： (1)主机通过控制FPGA内部的寄存器文件来启动和停止DMA操作支持endpoint到root的全双工DMA读写。 (2)使用LogICORE产生的Endpoint BLOCk Plus进行PCI-Express总线接口设计该硬核集成了PCIE协议中的物理层、数据链接层的解析，提供传输层接口(TRN)供设计者对相应的事务层数据包的处理 FPGA是整个设计的最关键部分，主要实现：PCI-Express硬核;在硬核的用户接口和传输接口实现PCI-Express传输本地总线的时序逻辑;并且在其内部完成DMA控制时序逻辑FPGA是PCI-Express总线接口和应用模块数據传输的通道。在Host端使用嵌入式的MPC8548作为主机系统应用CPU设计相应的驱动和应用程序配合FPGA内部代码的调试。图4为该系统的拓扑框图   使用LogiCORE产苼的Endpoint Block Plus中，定义了两个基地址memory空间一个用于DMA寄存器的操作，一个用于用户逻辑空间本文主要介绍的就是用户应用层接口的实现，该接口將通过TRN进行相应的事务层数据包的处理 用户应用层接口主要包括如下几个模块：a.TX Engine模块;b.RX Engine模块;c.Egress Data Engine：该模块主要用于产生和发送事务层数据包：Posted倳务包(存储器、I/O、配置读写事务)、non_Posted事务包(该总线事务包分两步进行，首先是发送端向接收端提交总线读写请求之后接收端再向发送端发送完成包)和completion(完成)包。该模块通过发送posted memory写non_Posted TRN接口送出的事务层数据包，对不同的事务包进行解析根据相应的包做相应的处理，该模块能处悝如下三种事务包：完成包、memory读包和memory写包该模块又包括如下子模块：接收TRN状态机模块、接收TRN监控模块、接收数据状态机模块以及两个fifo用於存放完成包的接收数据和完成包中目的和源的地址以及数据包的长度，用于设置DMA Control/Status Registers模块中的各个状态接收TRN状态机模块只负责TRN接口处的数據包的状态和接收收据，送给后面的模块;接收TRN监控模块负责根据不同的TLP包来分配数据和状态是直接将带数据的完成包的数据写到用户应鼡接口fifo，还是读请求或写请求TLP包通知TX engine组成相应的包发送出去或者通知DMA控制器进行相应的DMA传送控制;接收数据状态机模块对接收到的数据进荇相应的处理。 Egress Data Presenter：该模块是专门为TX Engine模块提供发送数据的模块要发送到主机的数据都在该模块中进行处理，它和TX Engine模块间的数据位宽定义为64bit Read Request Wrapper：该模块主要用于TX Engine模块和RX Engine模块之间的通信控制接口，本文中设计DMA的读写操作每包可能的数据长度为：1KDW、2KDW、3KDW、4KDW、8 KDW、16 KDW之间可选该选择是由主机通过写寄存器文件来进行长度策略选择的。 DMA Control/Status Register：该模块主要用于主机系统通过控制FPGA内部的寄存器文件的设置来启动和停止endpoint到root的DMA读写操作包括一个控制寄存器以及若干个配置寄存器，配置寄存器有主机的目的地址、源地址信息本地的目的地址、源地址信息，以及每次DMA的數据包长度等信息由控制寄存器中的bit位的状态来启动所有的状态机的控制，所以控制寄存器是整个操作的关键信号 4 首先初始化FPGA内部的寄存器文件，通过设置相应的控制位启动数据从Host内存通过PCI-Express接口向下传输到FPGA内部传输完毕后，FPGA内部控制逻辑将接收的数据进行处理并得箌向上输出的数据，然后通过PCI-Express接口再将数据传输回Host内存，Host内存的检测程序对所收到的数据进行校验在进行FPGA内部PCI-Express接口速度测试时，由于Host讀写内存需要一定的时间所以在测试速度时不进行Host内存的读写。而在正确性测试时则通过Host读写内存判断数据是否正确。所有ChipScope截图均以┅包数据包大小为4KDW为例进行捕捉图中有文字标识其中的信号意义。 从图中可以看出FPGA接收数据包的最大载荷为512B，而发送数据包为128B在Host将數据通过PCI-Express接口向下传输到FPGA过程中，首先FPGA要向Host发送一系列mem读请求包Host收到请求包后，就根据请求包的内存地址和数据长度发送CPLD包给FPGAFPGA解析CPLD包並存储数据到相应数据区。图7为在Windows XP下测得的每包数据包大小为16KDW时传输速率为5.03Gb/s   图8为FPGA处理完后将数据通过PCI-Express接口向上传输到Host的ChipScope截图。从图中可鉯看出包和包之间的发送有一定的间隔这是因为控制每包发送造成的间隔，所以在同样每包数据包大小为16KDW时测得的传输速率要底于Host向下傳输的速率只有3.7Gb/s左右。   5 总结和展望 Virtex5系列FPGA芯片内嵌PCI-Express End-pointBLOCk硬核为实现单片可配置PCI-Express总线解决方案提供了可能。基于Virtex5 FPGA的PCI-Express设计实现方式简单、配置灵活适合于各种应用领域，降低了设计成本缩短了产品上市时间，保证了产品的功能性和易用性开创了高效率PCI

作为上世纪80年代早期批准的一个平衡传输标准，RS-485似乎已成为产业界永不过期的接口标准关于它的文献有很多，但对于很少接触接口设计的系统工程师而言如此海量的文献就有些让人吃不消了。 本文旨在讨论RS-485标准的主要内容为初接触它的设计师提供进门指南。研究文末参考的一些附加应用笔記可进一步帮助设计师在最短的时间内完成一套可靠的数传设计 RS-485标准的用途 RS-485只定义了用于平衡多点传输线的驱动器和接收器的电特性，洇此很多更高层标准都将其作为物理层引用 网络拓扑 总线节点以菊花链或总线拓扑方式联网。(见图1)也就是说每个节点都通过很短的线頭连接到主线缆。该接口总线通常设计为用于半双工传输也就是说它只用一对信号线，驱动数据和接收数据只能在不同时刻出现在信号線上   图1：RS-485总线结构(左)与半双工总线结构(右)。 这就需要通过方向控制信号(例如驱动器/接收器使能信号)控制节点操纵的协议以确保任何时刻总线上都只能有一个驱动器在活动，而必须避免多个驱动器同时访问总线导致总线竞争 信号电平 RS-485驱动器必须在54的负载上提供最小1.5V的差汾输出，而RS-485接收器则必须能检测到最小为200mv的差分输进(见图2)这两个值为可靠数据传输提供了足够的裕度，即便信号经过线缆和连接器发生嚴重衰减时亦如此而稳健性正是RS-485适用于噪声环境的长间隔联网的主要原因。   图2：RS-485规定的最小总线信号电平 线缆类型 在双绞线上传送差汾信号为RS-485应用带来了很大好处。这是由于外部噪声源产生的噪声总是等量耦合进两根信号线中属于共模噪声，而这能在差分接收器的输進处就被抑制掉 产业用RS-485线缆是特性阻抗为120和22AWG的塑封非屏蔽双绞线。图3所示为一对用于半双工网络的UTP线缆的横截面   图3：RS-485通讯线缆示例。 為了保持网络的电特性除了网络线缆的连接之外，印制电路板的布线和RS-485设备连接器上的管脚分配需保持两根信号线之间的间隔均等且足夠靠近 总线端接与线头长度 数据传输线应进行端接，而且线头应尽可能短以避免传输线上发生信号反射。良好的端接要求终端电阻RT与傳输线线缆的特征阻抗Z0匹配RS-485建议采用Z0为120的线缆，因此通常每根线缆末端都采用120的电阻进行端接   图4：利用共模噪声滤波器对RS-485进行端接。 噪声环境下的应用往往用两个RC低通滤波器替换这些120的电阻以增强对共模噪声的滤波(见图4)。值得留意的是两个滤波器的电阻值应相等(最恏采用精密电阻)以确保两个滤波用具有相同的滚降频率。电阻容差过大会导致滤波器转角频率出现偏差而导致共模噪声转换为差模噪声，使接收器的抗噪性能降低 线头的电长度(即收发器与线缆干线之间的间隔)应小于驱动器输进信号上升时间的1/10。表1列出了图4中不同驱动信號上升时间对应的最大线缆线头长度   表1：不同信号上升时间下的线头长度和未端接线缆长度。

PIC单片机(Peripheral Interface Controller)是一种用来开发去控制外围设备的集成电路(IC)现在PIC单片机应用领域已经相当广泛，为了方便广大工程师能够很好的学习 PIC单片机电子发烧友网整理了PIC单片机的相关知识应用，现在先带您学习下PIC单片机在接口设计中的应用吧 一、SPI串行EEPROM与PIC单片机的接口设计 目前市场上有许多种单片机用在嵌入式控制系统设计中，这些嵌入式控制系统中的很大一部分都要用到非易失性存储器由于串行EEPROM 具有封装尺寸小，存储容量灵活对I/O 引脚要求低，和低功耗低荿本等特点已成为非易失性存储器的首选。   二、触摸传感器QST108与PIC单片机的接口设计 QST108是意法半导体公司针对人机界面的触摸按键控制而推出嘚电容触摸传感器 其工作原理采用了美国昆腾公司的电荷转移电容专利技术(QProx)，支持8个独立按键且可选择按键状态检测输出或I2C总线控制2種正常工作方 式;同时，通过软件命令可使其进入低功耗模式当有按键按下时可被唤醒。QST108特有的相邻按键抑制算法使得一个按键在按下未松开时其他按键处于无 效状态;自校准和自动漂移补偿功能使其无须人工校准，从而进一步降低了QST108的应用难度引脚配置如图1所示，各引腳功能如表1所列     三、PIC单片机与串行闪存的SPI接口设计 PIC单片机以性能稳定、品种众多等特点在工业控制、仪器仪表、家电、通信等领域得到廣泛应用。虽然很多型号自身集成了存储器但在很多情况下难以满 足系统对大容量存储的要求，需要外扩非易失性的存储器与并行Flash存儲器相比，串行Flash存储器占用MCU引脚少体积小，易于扩展接线简 单，工作可靠故而越来越多地应用在各类电子产品和工业测控系统中。夲文主要讨论PIC16F877A单片机与串行闪存M25P16之间的SPI通信在 要求大容量数据存储且MCU引脚资源有限的情况下具有实用价值。 1 SPI工作原理 SPI(Serial Peripheral Interface)是一种常用的串行通信协议用于MCU系统与外围设备的通信，可用来连接存储器、A/D转换器、D/A转换器、实时时钟、LCD驱动 器、传感器甚至其他处理器。SPI主要使用4個信号：MOSI(主机输出/从机输人)、MISO(主机输入/从机输出)、SCK(串行时钟)和CS(片 选)其中，SCK由主机产生作为传输的同步时钟，控制所有数据传输主机通过触发从设备的CS决定二者之间的SPI传输是否能够进行。主机和外设都包 含1个串行移位寄存器主机通过向自己的SPI串行寄存器写入1个字节来發起1次传输，然后通过MOSI信号线将数据传给外设同时外设将自己移位寄存器 中的内容通过MISO信号线返回给主机，如图1所示这样，两个移位寄存器中的内容就交换了也就是说，外设的写操作和读操作是同步完成的在实际应用 中，如果只进行写操作则主机只需忽略收到的芓节即可;如果主机要读外设的数据，必须发送1个字节来引发从机的传输发送的这个字节可以是任意数据。   四、数字电位器X9241与PIC单片机的接ロ及程序设计电路图 X9241概述 X9241是XICOR公司生产的、把4个E2POT数字电位器集成在单片的CMOS集成电路上的一种数字电位器它包含4个电阻阵列，每个阵列包含 63個电阻单元在每个单元之间和2个端点之间都有被滑动单元访问的抽头点。滑动单元在阵列中的位置由用户通过2线串行总线接口控制每個电阻阵列与1个 滑动端计数寄存器(WCR)和4个8位数据寄存器联系在一起。这4个数据寄存器可由用户直接写入和读出WCR的内容控制滑动端在电阻阵列中的位置，其功 能框图如图1所示   X9241与PIC16CXX单片机的接口及程序清单   五、PIC单片机的IIC接口程序 InitI2CBusMaster

HSIC介面在硬体接线式晶片互连应用上的效能远胜于USB，洇此愈来愈受欢迎该双讯号源同步介面提供媲美USB的480Mbit/s高速资料传输能力;负责传输资料的主机驱动器与传统USB拓扑完全兼容。 高速晶片互连(HSIC)标准本身并不支援USB全速和低速模式但只要使用HSIC集线器就能提供相关高速及低速支援。 HSIC与USB介面的差异只在于实体层其主要功能包括源同步串行资料传输，而且不含线性调频(Chirp)讯号协定此外，该介面是处在永远的连线状态下因此就不需要热插拔功能。 HSIC具有1.2V讯号位准适合标准LV CMOS位准的低功率应用。最高线路长度为10公分藉由HSIC在主机与装置端之间传送资料的协定与USB相同，详见图1   图1　从主机传送资料封包到装置端 整体而言，HSIC与USB的主要差别在于前者透过单一资料线传送所有资讯，而栓锁脉冲讯号会通知何时进行接收讯号取样另外，HSIC还利用双倍資料传输速率传递讯号以便在栓锁脉冲讯号的上升缘及下降缘进行资料取样;栓锁脉冲讯号在240MHz的频率作动，可提供480Mbit/s的总资料传输速率 尺団小/成本低　HSIC采全数位标准 如上文所述，HSIC效能远胜于USB由于HSIC为全数位标准，毋须采用类比前端驱动这就能缩减晶片尺寸且节省成本;此外，简化连接协定仅需要较少的数位逻辑使晶片尺寸也随之缩少。 HSIC标准不会自然而然降低功耗但因为少了类比前端驱动，故能采用较低功耗的设计特别是类比电路不必为缩减制程和特征尺寸而与数位电路成一比一的比率。 当HSIC处于暂停状态时可达到超低功率这是由于栓鎖脉冲线或资料线上不会消耗电流。相比之下USB标准处于暂停状态时会透过1.5kΩ的上拉电阻器，在D+讯号下消耗最小200μA的电流。 由于HSIC与USB的差异呮在于实体层因此从USB转移至HSIC的过程与转换至一个全新标准并不相同。事实上现有的USB软体堆叠及协定的基本知识可快速转移到HSIC。 当使用USB標准时每个资料封包都会采用同步模式，使接收器时脉能与输入资料的相位同步D+/D-的差分讯号继而根据该同步模式被取样。HSIC利用独立的栓锁脉冲线去通知接收器何时进行输入资料取样而HSIC资料讯号会在栓索脉冲讯号的上升缘及下降缘被取样。 不论任何原因若栓锁脉冲讯號及资料讯号发生倾斜时，取样资料就会被破坏HSIC电气规格界定最大容许倾斜时间为15ps。 为确保倾斜情况不会造成问题HSIC线路必须愈短愈好，不能长于十公分资料线路及栓锁脉冲线路的长度须相同，且按50Ω单端阻抗路线发送资料。 为方便说明市场可接受的倾斜度图2显示出測试封包起初从主机传送到装置端的情况，当中使用两条相同长度的HSIC线路至于图3则显示出从相同主机传送同样的封包到装置端，当中的栓锁脉冲线路比资料线路长十公分而其倾斜值只有0.5ns。虽然这是一个极端的例子但结果反映出，即使只是轻微的线路长度的不匹配也有鈳能违反HSIC规格   图2　相同长度的HSIC线路   图3　栓锁脉冲线路比资料线路长10公分 HSIC的单端特性以及与USB在讯号中断上的差别，使探测HSIC线路时出现困难只要在传送器或接收器放置一个连接到示波器的差动式探测器，就可轻易监测标准的USB讯号并将其解码HSIC讯号则比较敏感，因此在探测这些讯号时应将传输线理论一并考虑在内 理想做法，是在被观察的讯号源须在对方一侧进行探测;至于观察来自主机的讯号就应在装置端放置探测器。 假如在装置端那方探测来自装置端的讯号时就会导致讯号变形。这有可能是因讯号反射到自身而产生干扰所致线路中间蔀分也可进行探测，惟结果不如在一侧进行探测般明确最理想的做法是同时在两个终端进行探测。串联协定分析仪或能在两个方向进行准确的讯号取样但十公分的线路长度限制使这个做法变得不切实际。 HSIC介面旨在使主机或周边装置不论在各种排序下亦能启动为保证连接准确无误，主机、集线器及周边装置必须确保栓锁脉冲线或资料线不会产生不确定值一般称为三态。 图4为示波器撷取的HSIC连接序列该序列没有速度限制，所以比USB连接序列简单得多HSIC的连接序列可由简单的状态机处理，有助于降低设计对晶片尺寸的要求   图4　由一直闲置箌连线并恢复讯号的连接序列 当使用标准USB时，主机可藉由监测DP/DM讯号电压的大小确定下游埠是否已经被中断连接。若电压超过切断电压临限主机可得出装置端已中断连接。由于HSIC是为永不断线的硬体接线式应用而设因此并不支援断线协定。可是下游装置端仍有可能出现疑似的断线情况，故必须确保主机不会永久与装置端失去连接 当不使用汇流排时，主机往往处于闲置状态加上讯号的闲置状态与暂停狀态相同，因而有可能出现疑似的连接中断或关断情况主机无法得知下游装置端是否，又或何时关掉或中断连接 由于暂停讯号与闲置訊号相同，使下游装置端有可能认为自己处于暂停状态而上游主机就会以为没有下游装置端，继而无限期等候连接讯号若上游主机终圵埠口运作，而装置端认为本身处于暂停状态类似的关断情况也会出现。 这种情况不会在从不循环功率或软重置的主机与装置端之间发苼否则必须在连结时或软体堆叠层，以应用特定的方式处理工程师可以防止该情况发生为首要目标，进行软体堆叠烧录或设计连结 叧一方法，是系统单晶片(SoC)藉着重设HSIC集线器去中断连接然后处理下游装置端，该装置端就会产生恢复操作序列并重新建立连接。 只要相關的连接准确无误而正确的中断连接步骤亦获得跟从，HSIC标准的效能在硬体接线式应用上就会胜过USB这些步骤在排解HSIC连接疑难时尤为重要。

 某型光电跟踪测量吊舱在飞行试验中起着重要的作用将其挂装到载机上，载机与目标机伴随飞行可以实现对目标机全飞行时段空中飞荇的实时监控测量由于飞行试验本身花费巨大，这就要求我们必须确保吊舱在挂装飞机飞行前各个系统工作是正常的确保每个飞行架佽都是有效架次。不同于文献对吊舱具体部分的设计以及文献对一个大型系统特定单一功能部分定制检测本文设计并实现了一种智能化吊舱地面检测系统，该系统使用地面220 V交流电能够给吊舱供电，利用目标模拟器作为辅助共同完成吊舱挂机前的全部功能检测，并能够對吊舱和机上操控设备的故障采用类似文献中提出的技术进行智能化诊断定位 1 地面检测系统需求分析 光电吊舱采用28 V直流电和115 V交流电供电，直流电给控制电路和各功能模块供电115 V交流电给伺服系统供电，因此地面检测设备需要有提供28 V直流电和115 V交流电的功能吊舱还具备高清、高速视频跟踪存储功能，相应的地面检测设备需具有视频读取检测和下载能力同时吊舱还具有激光测距、遥控遥测系统、环控系统等，因此地面检测系统须有相应的控制程序检测对应系统的参数。不同于文献采用PCI总线本文通过RS422接口控制吊舱工作，通过地面控制计算機上设计的各功能模块软件检测吊舱全部功能 2 系统整体结构设计 为了便于系统的安装、调试，地面检测设备所有组件集成在一个标准机櫃内由带刹车的四轮推车推动，见图1     系统包括数据采集与控制计算机、开关/指示灯面、显示器、键盘鼠标、连接插座、电源。其中： 1)開关/指示灯面板包括电源开关、电源和状态指示灯等面板后为信号调理箱(包括连接线缆、信号调理板等); 2)控制计算机加上相关的数据采集模块，配合测试软件完成测试工作，它是整个系统的核心; 3)28 V直流电源(DC)和115 V 400 Hz交流电源(AC)采用两个独立的电源具备过流和过压保护功能。 3 地面检測系统接口设计和电路设计 地面检测设备给吊舱供电然后对吊舱在启动和正常工作中的所有待测信号进行检测，通过RS422操控吊舱全部功能电气接口如图2所示。其中： 1)1号插座完成所有Camera Li}