解題！用D触发器设计一个逻辑电路来实现JK触发器的逻辑功能

1．同步计数器和异步计数器比较同步计数器的显著优点是。

D.不受时钟C P控制

2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。

3．下列逻辑电路中为触發器是时序逻辑电路路的是

4.N个触发器可以构成最大计数长度（进制数）为的计数器。

5.N个触发器可以构成能寄存位二进制数码的寄存器

6．五个D触发器构成环形计数器，其计数长度为

7．同步时序电路和异步时序电路比较，其差异在于后者

B.没有统一的时钟脉冲控制

D.输出只與内部状态有关

8．一位8421B C D码计数器至少需要个触发器。

9.欲设计01，23，45，67这几个数的计数器，如果设计合理采用同

步二进制计数器，朂少应使用级触发器

10．8位移位寄存器，串行输入时经个脉冲后8位数码全部移入寄存器中。

11．用二进制异步计数器从0做加法计到十进淛数178，则最少需要个触发器

12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器

13．某移位寄存器的时钟脉冲频率为100K H Z，欲将存放在该寄存器中的数左移8