中国科学技术大学硕士学位论文 amba認证总线协议关键模块设计与验证研究 姓名：劳丰 申请学位级别：硕士 专业：电路与系统 指导教师：郭立 摘要 摘要 集成电路技术近年来的迅速发展电路的规模和设计的复杂度不断增加，市 场的竞争程度也同趋激烈产品投放时间越来越短，这些因素对设计者和设计工 具都提出了更新更高的要求

因此集成电路向系统级芯片的转变不仅仅是一种概 念上的突破，同时也是信息技术发展的必然产物和结果

传统嘚设计方法，如基 于时序的设计基于模块的设计都已经不能满足系统级芯片的设计要求。

目自矿数字电路设计已经从传统的ＳＳＩ（ＳｍａｌｌＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）、ＭＳＩ（ＭｅｄｉｕＩｌｌ ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）到现在的ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅ擎ａｔｉｏｎ）ＶＬＳＩ（ＶｅｒｙＬａｒｇｅＳｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）。

发展趋势是把整個系统集成在一个芯片内即所谓的ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）。

ＳＯＣ设计以ＩＰ的设计复用和功能组装、整合来完成

随著以ＩＰ核复 用为基础的ＳｏＣ设计技术的发展，如何有效地对众多ＩＰ供应商提供ＩＰ核在实 际设计时进行有效互联的问题日益受到偅视。

为了使ＩＰ核集成更快速、更方便 缩短进入市场的时问，迫切需要一种标准的互联方案

在这样的背景下，产生了 多种用于ＩＰ核互联的片上总线标准

本文介绍了几种常用的片上总线架构，对ＡＲＭ公司的ＡＭＢＡＡＨＢ总线进 行分析

采用ＴｏｐＤｏｗｎ的模塊设计方法以及总线功能模型、断言验证的手段， 主要工作和特色如下： １．本文提出了一种针对仲裁模块基于断言验证的属性设计方案方法以最 新的集成电路验证方法：基于断言的验证，采用ＳｙｓｔｅｍＶｅｒｉｌｏｇＡｓｓｅｒｃｉｏｎ 断言语言对ＡＨＢ协议控淛模块中的仲裁器模块，归纳协议的功能进行 断言属性的设计，并对模块进行时序功能检测并给出了仿真结果。

２．根据基于平台的設计和验证理念本文设计并实现了协议的主设备、从 设备的总线功能模型ＢＦＭ。

文中ＢＦＭ的设计实现采用状态机的方式 相对于基於任务形式的ＢＦＭ设计，更有利于系统级的的验证测试

并且 以ＡＨＢ总线的控制模块和主、从设备总线功能模型构建了一个完备的基 於ＡＨＢ总线的验证平台，对兼容ＡＨＢ总线接口的ＩＰ模块提供了一个功 能验证的系统坏境

３．本文给出了ＡＭＢＡＡＨＢ总线各个功能模块的实现，包括仲裁器模块、 ＤＥｃＯＤＥＲ模块、ＭｕｘＭ２Ｓ模块、 ＭｕｘＳ２Ｍ模块、ＤＥＦＡＵＵ’ＳＬ模块 和ＤＵＭＭＹＭＳＴ模块以及ＡＨＢ／ＡＰＢ的桥接器ＡＰＢＢｒｉｄｇｅ模块

４．本文对ＡＭＢＡＡＨＢ总线的各个功能模块进行ＲＴＬ建模，對协议所规定 的各种传输／响应类型进行了详细的功能模拟仿真仿真结果表明各模块 的预定功能都得以正确实现，达到了设计的预定要求

摘要 关键字：片江总线 Ａ淞８Ａ２．０总线功能模型 断言验证 ＡＢＳＴＲＡＣＴＡＢＳＴＲＡＣＴ Ａｌｏｎｇ ｗｉｔｈｔｈｅ ｒ印ｉｄｄｅＶｅｌｏｐｍｅｎｔ ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ ｔｅｃＩｍｏｌｏｇｙ’让１ｅ ｓｃａｌｅａｎｄ ｃｏｍｐｌｅｘｉｔｙ ｏｆｔｈｅ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ ｈｉｇｈｅｒｔｈａｎ ｗａＳ．Ｔｈｅｉｎｃｒｅａｓｉｎｇ ｍａｒｋｅｔ ｃｏｍｐｅｔｉｔｉｏｎ ａＩｓｏｂｅｃｏｍｅｓ ｉｎｃｒｅａｓｉｎｇｌｙ丘ｅｒｃｅ，ｍｏｒｅ ａｎｄｍｏｒｅ ｐｒｏ山－ｃｔｓｎｍｎｉｎｇ ｓｈｏｒｔ ｏｆｔｉｍｅ．Ｔｈｅｓｅｆａｃｔｏｒｓｏｎｔｈｅｄｅｓｉｇｎｅｒｓ肌ｄｄｅｓｉｇｎｔｏｏｌｓｈａｖｅ ｐｕｔ ｆｏｒｗａｒｄａｈｉｇｈｅｒ ｕｐｄａｔｅｒｅｑｕｉｒｅｍｅｎｔｓ．Ｔｈｅｒｅｆｏｒｅｓｙｓｔｅｍ―ｏｎ ｃｈｉｐｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓｔｏｔＩｌｅ ｃｈａｎｇｅ ｉｓｎｏｔ ｕｓｔａｃ叽ｃｅｐｔｕａｌｂｒｅａｋｔｈｒｏｕｇｈｂｕｔ ａｌｓｏｔｈｅｔｈｅｉｎｅＶｉｔａｂｌｅｒｅｓｕｈｏｆｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｉｎｆ．ｏｒｍａｔｉｏｎｔｅｃ圭ｌｎｏｌｏｇｙ．Ｔｈｅ ｔｒａｄｉｔｉｏｎａｌ ｄｅｓｉｇｎｍｅｔｈｏｄｓ，ｓｕｃｈ ｔｉｍｉｎｇｂａｓｅｄｏｎｔｈｅ ｄｅｓｉ ｇｎｍｏｄｕｌｅ ｂａｓｅｄ ｄｅｓｉｇｎ ｈａＶｅｂｅｅｎｕ１１ａｂｌｅｔｏｍｅｅｔｔｌｌｅＳｏＣ ｄｅｓｉｇｌｌｒｅｑｕ沁ｍｅｎｔＳ． Ａｔ ｐｒｅｓｅｎｔ，ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ ｄｅｓｉｇｎ ｈａｓｂｅｅｎｅＶｏｌＶｅｄｆｒｏｍｔｈｅｔｒｉ撮ｉｔｉｏｎａｌ ＳＳＩ（Ｓｍａｌｌ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ＭＳＩ（Ｍｅｄｉｕｍ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ｔｏ ｔｈｅｃｕｒｒｅｎｔ ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ａｎｄＶＬＳＩ（Ｖｅｒ），Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅ伊ａｔｉｏｎ）．ＴｈｅｄｅＶｅｌｏｐｍｅｎｔ ｔｒｅｎｄｉｓ ｔ０ ｉｎｔｅｇｒａｔｅｄ ｔｈｅｅｎｔｉｒｅｓｙｓｔｅｍｏｎａ ｃｈｉｐｍｅ ｓｏ―ｃａｌｌｅｄＳＯＣ（ＳｙＳｔｅｍＯｎＣｈｉｐ）．ＳＯＣ ｄｅｓｉｇｎ ｉｓａｃｈｉｅＶｅｄ ｂｙｅ ｔｈｅＩＰｒｅｕｓｅａｎｄｆ．ｕｎｃｔｉｏｎａｌ ａｓｓｅｍｂｌｙｔｅｃＩｍｏｌｏｇｉｅｓ．Ａ１０ｎｇ ｗｉｍ ｔｈｅｒｅｕｓｅＩＰ－ｂａｓｅｄＳｏＣ ｄｅｓｉｇｎｔｅｃｈｎｏｌｏｇｙ（１ｅＶｅｌｏｐｍｅｎｔ，ｉｎ０ｒｄｅｒｔ０ｍａｋｅＩＰｃｏｒｅ ｉｎｔｅ影ａｔｉｏｎ ｆａｓｔｅｒａｎｄｍｏｒｅｃｏｎＶｅｎｉｅｎｔｓｈｏｒｔｅｎｅｄｔｈｅｔｉｍｅｔｏｅｎｔｅｒｔｌｌｅｍａｒｋ戗，ｔｈｅｒｅｉｓ ｕｒｇｅｎｔｎｅｅｄｏｆａｓｔａｎｄａｒｄＩｎｔｅｒｃｏｒｕｌｅｃｔｉｏｎｆｏｒｔｈｅ ＩＰｓ．Ｂｙ ｓｕｃｈａ ｂａｃｋｇｒｏｕｎｄｔｌｌｅｒｅ ｃｏｍｅａｗｉｄｅ ｒａｎｇｅ ｏｆＩＰｆｏｒｔｈｅ ｏｎ―ｃｈｉｐ ｂｕｓｓｔａｎｄａｒｄ． Ｉｎｔｈｉｓｔｈｅｓｉｓ，ｓｅＶｅｒａｌｃｏｍｍｏｎ ｏｎ―ｃｈｉｐ ｂｕｓａｒｃｈｉｔｅｃｔｕｒｅｓａｒｅｉｎｔｒｏｄｕｃｅｄａＩｌｄｔｈｅ ＡＲＭ’ｓＡＭＢＡＡＨＢｂｕｓｉｓ ｓｐｅｃｉａｌｌｙａｎａｌｙｚｅｄ．Ｕｓｉｎｇ Ｔｏｐ－ＤｏＷｎｍｏｄｕｌｅ ｄｅｓｉｇＩｌ ｍｅｔｈｏｄ，ａｌｓｏｔｈｅｔｈｅｏｒｉｅｓ ｏｆｂｕｓ允ｎｃｔｉｏｎａｌｍｏｄｅｌａｎｄａｓｓｅｎｉｏｎｖｅｒｉｆｉｃａｔｉｏｎｔ圭ｌｅ ｆｂｌｌｏｗｉｎｇ、Ｖｏｒｋｓ ｈａＶｅｂｅｅｎ ａｃｃｏｍｐｌｉｓｈｅｄ： Ｉｎｔｈｉｓｔｈｅｓｉｓ，ａｍｅｔｈｏｄｏｆｐｒｏｐｅｒｔｙｄｅｓｉｇｎ ｉｎＡＢＶｉｓ ｇｉＶｅｎ．Ａｃｃｏｒｄｉｎｇ ｔｈｅａｓｓｅｒｒｔｉｏｎ―ｂａｓｅｄＶｅｒｉｆｉｃａｔｉｏｎ ｔｈｅｏｒｙｔｈｅ ａｓｓｅｒｉｏｎ ｐｒｏｐｅｒｔｉｅｓ ＡＨＢ舶ｉｔｅｒｍｏｄｕｌｅｉｓａｃｃｏｍｐｌｉｓｅｄ ｗｉｔｈｔｈｅ ｓｙｓｔｅｍＶｅｒｉｌｏｇａｓｓｅｒｒｔｉｏｎ ｌａｎｇｕａｇｅ．Ｔｈｅｔｉｍｉｎｇ如ｎｃｔｉｏｎａｌ ｖｅｒｉｆｉｃａｔｉｏｎｏｆｔｈｅａｒｂｉｔｅｒｍｏｄｕｌｅｉｓ ｐｅ而衄ｅｄ，ａｎｄ ｔｈｅｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｉｓ ｇｉＶｅｎ． Ａｃｃｏｒｄｉｎｇｔ０ｔｈｅ ｔｈｅｏｒｙ ｐｌａｔｆｏ眦－ｂａｓｅｄｄｅｓ啦ａＩｌｄｖｅｒｉｆＩｃａｔｉｏｎｔｈｅｔｈｅｓｉｓ ｄｅｓｉｇｎｅｄ ａｃｃｏｍｐｌｉｓｈｅｄｍｅＢｕｓＦｕｃｎｔｉｏｎａｌ Ｍｏｄｕｌｅｓ（ＢＦＭ）ｏｆ ＡＨＢ Ｐｒｏｔｏｃ０１，ｉｎｃｌｕｄｉｎｇ ｔｈｅｍａｓｔｅｒａ１１ｄｓＩａＶｅＢＦＭｓ．ｔｈｅＢＦＭ ｄｅｓｉｇｌｌ ｕｓｅｓａＦＳＭ ｍｅｔｈｏｄｃｏｍｐａｒａｔｉｎｇ ｗｉｔｈｔｈｅｔａｓｋ－ｂａＬｓｅｄ ｄｅｓｉ印ｏｆＢＦＭ，ｉｔ ｉｓｍｏｒｅｃｏｎｖｅｎｉｅｎｔｆｏｒａｓｙＳｔｅｍｌｅｖｅｌｔｅｓｔ．Ｗｉｔｈｍｅ如ｎｃｔｉｏｎａｌｍｏｄｕｌｅｓ ｏｆＡＨＢａｎｄｔｈｅｍａｓｔｅｒ／ｓｌａｖｅＢＦＭｓａｃｏｍｐｌｅｔｅｄ ｖｅｒｉｆｉｃａｔｉｏｎ ｐｌａｔｆｏ肋 Ａ８Ｓ下爻ＡＣＴ ＡＨＢＩｐｍｏｄｕｌｅｓ ｂｕｉｌｔ，ｗｈｉｃｈｃ８ｎｐｒｏｖｉｄｅ ｆｕｎｃｔｉｏｎａｉｖｅｆ童蠡ｃ越ｉｏｎｏｆｔｈｅＡ瓣Ｂｅｏ獭ｐｌｉａ靛ｔ￡ｐｓ

Ｔｈｅ ｔｈｅｓｉｓ ａｃｃｏｍｐｌｉｓｈｅｄ ｆ－ｕｎｃｔｉｏｎａｌｍｏｄｕｌｅｓ ｏｆＡＨＢ ｐｒｏｔｏｃｏｌ，ｉｎｃｌｕｄｉｎｇ ａｒｂｉｔｅｒｍｏｄｕｌｅ ＤＥＣＯＤ￡ｍｏｄｕｌｅ．ＭｕｘＭ２Ｓｍｏｄｕｌｅ．Ｍ撅Ｓ２Ｍｍｏｄｕｌｅ，ＤＥＦＡＵｔ彳Ｓ 翻ｏｄｕｌｅＤＵＭＭＹＭＳＴｍｏｄｕｌｅａｎｄ勘ｅＡＰ８Ｂ蠢ｄｇｅ礅ｏｄｕｌｅ。

ＴｈｅｔｈｅｓｉｓｂｕｉｈｔｈｅＲＴＬｍｏｄｕｌｅｓｏｆｔｈｅＡＭＢＡＡＨＢ ｐｒｏｔｏｃｏｌａｎｄｇｉＶｅｄ ｔｈｅｄｅｔａｉｌｅｄｒｅｓｕｌｔｓｏｆｔｈｅｆＩｕｎｃｔｉｏｎａｌｓｉｍｕｌａｔｉｏｎｏｆａｎｔｒａｎｓｆＩｅｒ／ｒｅｓｌ）ｏｎｓｅ 每ｐｅｓ。

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鼗ｒｅｓｕｌ｛ｓｓｈｏｗｔｈ越ｔ纛ｅ＆旌ｃｔｉｏｎｓｏｆ ｔｈｅｌｅｓｉｇ珏ｅｄ ｍｏｄｌｌｌｅｓａｒｅｃｏｒｒｅｃｔ． Ｋｅｙｗｏｒｄｓ：ｏｎ―ｅｈｉｐｂｕｓ， ＡＭ８Ａ２

０，ｂｕｓ＆ｎｃｔｉｏｎａｌｍｏｄｅｌ 图表目录图表冒录 图１．１基ｒ仿真的验证和基丁．断言的验证 隧２。

ｌ整越熬总线麴Ｓ系统………………………………………………………………１０图２．２ｗｉｓ｝１ｂｏｎｅ交义开笑方式总线结构………………………………………………………１１ 图２．３Ａｖａｌｏｎ总线开关结构……………………………………………………………………１３ 表２．２三种总线贏削综合比较………………………………………………………………１４图３．１ＡＭＢＡＡ船总线系统架构…………………………………………………………………１７ 圈３．２ＡＨＢ基本传输时序燃………………………………………………………………………１８ 图３

３鸯疆入若干个等待周期的Ａ珏３传输时序图………………………………………………１９ 图３。

４Ｓｐｌｉｔ传输的时序图……………………………………………………………………２０ 图３．５ＡＰＢＢｒｉｄｇｅ接豳框幽……………………………………………………………………２ｌ 豳３

６矗羯Ｓｌａｖｅ的接瓣框图……………………………………………………………………２２ 图３．７ＡＰＢ讀操作时序…………………………………………………………………………２２ 幽３．８ＡＰＢ写操作时序…………………………………………………………………………２３ 幽３．１０仲裁过程………………………………………………………………………………２５图３．１ｌＨＧＲＡＮＴ＆Ｈ姒ＳＴＥＲ信号生成逻辑………………………………………………………２６ 图３。

１２地址枢爱拳ｌ数据稷位嘚流承线关系设计………………………………………………２７ 图３．１３Ｓｐｌｉｔ响应逻辑设计 ………………………………………………………………２７ 图３．１４仲裁器锁定传输的状态转换图 ……………………………………………………２８ ……………………………………………………２９翻３．１６｛Ｉ｜ｌ裁模块的锁定传输仿真时序圈……………………………………………………２９ 图３．１７锁定传输中的ＳＰＬＩＴ响应仿真时序图 ………………………………………………３０ 幽３

１８麓娃ｘ鹾２Ｓ接叠界露……………………………………………………………………３０ 圈３。

１９艟娃ｘ鹾２Ｓ多路器逻辑图 ………………………………………………………………３ｌ 图３．２０ＭｕｘＳ２Ｍ接口界面 ……………………………………………………………………３２ 图３．２ｌ醚娃ｘＳ２鲢模塊逻辑殴计图 …………………………………………………………３２ ……………………………………………………………………３３图３．２３缺省从殴备接豳界面 ………………………………………………………………４５ ｌＸ 【型３

２５Ａ｝）Ｂ―Ｓｒｉｄｇｅ状态拶￡。

…………………………………………………．………………３暴Ｉ冬４：ｊ．２６ ＡＰＢ ＢｒｉｄｇｅＢｕｒｓｔｉ龚传车俞………………．………………………………………。

．３６ 农：３．１ ＨＢＬＲＳＴ定义的８种Ｂｕｒｓｔ传输模式 ………………………………………………２０ 表曩２仲裁器接翻信号描述 ………………………………………………………………２４ 衷曼３内存地缝映翁表 ……………………………………………………………………３３ 幽５．１断言在验涎过程中的应刈………………………………………………………………４９ 幽５．２建立断言的步骤 ……………………………………………………………………５０ 图ｊ．３序歹０及属性语法格式 ………………………………………………………………５ｌ 翻５

４状态梳转换翻…………………………………………………………………………５３ 幽５．６断言验证仿真波形………………………………………………………………………５８剀５．７断言结果统计……………………………………………………………………………５９ 图６．１ ｔｅｓｔｂｅｎｃｈ与被测对象＿芙系 …………………………………………………………６１ 隧６。

２ｔｅｓｔｂｅｎｅ瓤｛｛冬结搦之一 ………………………………………………………………６ｉ 图６３霹重刈的￡ｅｓｔｂｅｎｅｈ结构 …………………………………………………………６２ 图６．４ＢＦＭ』接口界面 ……………………………………………………………………６３ 幽６．５ＢＦＭ―Ｍ时序状态机转换图 …………………………………………………………６５ 圈６，《；ｗＲ般４类掇的跨越边界地岛ｔ输出 ……………………………………………………６８ 篷Ｓ．８鼷Ｊ仿变波形…………………………………………………………………………６８ 幽６．８ＡＨＢ―Ｓ乙Ｖ鹁彭乇接嗣 ……………………………………………………………………６９ 幽６．９Ａ｝ＩｋＳＬＶ时序逻辑状态机转换图………………………………………………………７ｌ 图６．１０Ｓｉｎ９１ｅ试操作时序……………………………………………………………………７３ 醐为。

ｉｌ Ｉｎｃｒ８凄搡你时序………………………………………………………………………７３ 幽６．１３Ｋ度为ｌｌ的Ｉｎｃｒ渎操作时序………………………………………………………７５幽６．１４产生ＳＰＬＩＴ响虑的Ｉｎｃｒｌ６泼操作时序……………………………………………７５ 幽６．１５多种操作的連续传输时序图 ………………………………………………………７６ 图６．ｉ６基于矗髂总线的验证平台……………………………………………………………７７ ８隧一鹾器碰信号描述………………………………………………………………Ｓ３ ＢＦ．一Ｍ时序状态机状态描述…………………………………………………………６５ 袭６．３ ＢＦＭ一｝ｌ《时序逻辑状态描述 …………………………………………………………６５ 醴表目录表６．４ＡＨＢ―ＳＬＶ模块接【ｌ信号描述 …………………………………………………………７０ 表６．５矗瀚一Ｓ己Ｖ模块参数 ……………………………………………………………………７ｌ 表６．６ ＡＨ８一ｓＬＶ时痔逻辑状态描述 …………………………………………………………７２ 表６．７ＡＨＢ―ＳＬＶ状态机状态转换条ｒｌ：…………………………………………………………７２ Ｘｌ 中国科学技术大学学位 论文原创性和授权使用声明 本人声明所呈交的学位论文是本人在导师指导下进行研究工作 所取得的成果。

除己特别加以标注和致谢的地方外论文中不包含任 何他人已经发表或撰写过的研究威果。

与我一同工作的同志对本研究 所莋的贡献均已在论文中作了明确的说明

本人授权中国科学技术大学拥有学位论文的部分使用权，即：学 校有权按有关规定向国家有关部門或机构送交论文的复印件和电子 版允许淦文被查阅和借阅，可以将学位论文编入有关数据库进行检 索可以采用影印、缩印或扫描等複制手段保存、汇编学位论文。

保密的学位论文在解密后也遵守此规定

作者签名： 第１章绪论亿个晶体管，工作频率达３．４６ＧＨｚ

在芯片设计难度和复杂度都大幅提高的同 时，市场的竞争程度也同趋激烈产品投放时间（Ｔｉｍｅ―ｔｏ．Ｍａｒｋｅｔ）越来越短，这 螳冈素都对设计者和设计工具都提出了更新更高的要求

传统的设计方法已经 不能满足系统级芯片的设计要求，因此很多新的设计方法如基于平台 （Ｐｌａｔｆｏｒｍ―Ｂａｓｅｄ）的设汁（Ｓａｎｇｉｏｖ锄咀ｉ Ｖｉｎｃｅｎｔｅｌｌｉ ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰＩ．ｏｐｅｒｔｙ）模块复用技术等设计方法成为新的研究热点

１．１．２片上总线技术的发展及特点 ＳｏＣ的没计过程中，最具特色的是ＩＰ复用技术

ＩＰ复用技术，即重复使用 已经设计并验证过的集成电路模块成为提高片上系统设计效率，缩短ＳＯＣ设 计周期的一项关键（李庆华２００１）。

ＩＰ模块的重用能缩短ＳＯＣ芯片设计的时 １１日Ｊ降低设计和制造成本，提高可靠性因此會给ＩＣ产业和电子工业带来巨大 的商业利益，并引起ＩＣ产业结构的变革

可重用的ＩＰ模块越多，设计过程的 效率越高（Ｍ．Ｋｅａｔｉｎｇ１９９８）。

因为ＩＰ模块是预先设计好的并经过了预先的验 证，设计者可以把注意力集中于整个系统而不必考虑各个模塊的正确性和性 能（ＢｒｉｃａｕｄＰ．Ｊ，１９９９）

集成电路设计者选择所需功能的ＩＰ核，集成到一个芯片 中用

由于ＩＰ核的設计千差万别，ＩＰ核的连接就成为构造ＳｏＣ的关键

ＣｈｉｐＢｕｓ，ＯＣＢ）是实现ＳｏＣ中ＩＰ核连接最常见的技术手段它以 總线方式实现ＩＰ核之问数据通信。

与板上总线不同片上总线不用驱动底板上 的信号和连接器，使用更简单速度更快。

一个片上总线規范一般需要定义各 个模块之间初始化、仲裁、请求传输、响应、发送接收等过程中驱动、时序、 策略等关系

由于片上总线与板上总线應用范围不同，存在着较大的差异其主要特点 如下： 片上总线要尽可能简单。

首先结构要简单这样可以占用较少的逻辑单元；其次时序要简单，以利于提高总线的速度；第三接口要简单如此可减少 与ＩＰ核连接的复杂度。

片上总线有较大的灵活性

由于片上系统应用廣泛，不同的应用对总线的要求各异因此片上总线具有较大的灵活性。

其一多数片上总线的数据 和地址宽度都可变，如ＡＭＢＡＡＨＢ支持３２位～１２８位数据总线宽度；其二 部分片上总线的互连结构可变，如Ｗｉｓｈｂｏｎｅ总线支持点到点、数据流、共享总 线囷交叉丌关四种互连方式；其三部分片上总线的仲裁机制灵活可变，如 Ｗｉｓｈｂｏｎｅ总线的仲裁机制可以完全由用户定制

片上总線要尽可能降低功耗。

因此在实际应用时，总线上各种信号尽第１章绪论 量保持不变并且多采用单向信号线，降低了功耗同时也简囮了时序。

上述 三种片上总线输入数据线和输出数据线都是分丌的且都没有信号复用现象。

片上总线有两种实现方案一是选用国际上公开通用的总线结构：二是根 据特定领域自主丌发片上总线。

本文采用通用的总线结构ＡＭＢＡ

１．１．３验证的重要性及验证方法 １．１．３．１验证的重要性 在这个设计规模达数百万门ＡＳＩＣ、可复用的知识产权（ＩＰ）和系统芯片 （ＳＯＣ）的时代，验证占到了設计工作量的百分之七十

在集成电路的设计过 程中，功能验证是影响开发进度的瓶颈（杜旭２００４）。

设计团队应该配备能够 正确描述验证需求的工程师和专门进行验证的工程师

验证工程师的数量甚至 应该是ＲＴＬ设计人员的两倍。

由于验证的工作量巨大以及缺乏合格的硬件设 计工程师和验证工程师，因此几乎所有的项目的验证都不能及时完成也就不足 为奇了

事实上，如果在设计完成的时候才栲虑验证工作一旦当设计进度受 到影响，问题就会产生

这也是现在的新工具和方法学把验证作为研究目标的 原因。

如果验证工作可以並行运行那么就可以使用更多的资源来缩短验证所 需要的时Ｉ剞。

１．１．３．２常见的功能验证方法 在ＩＣ设计中设计者根据设计規范文档编写的功能模块可能和规范文档实 际描述的功能有些偏差，通过功能验证找出功能模块中存在的逻辑缺陷保证 逻辑设计的正确性。

因此功能验证的目标是尽量确保设计能够实现规范文档 中所描述的功能。

在实际的项目设计中有几种常见的功能验证方法，下面簡要介绍

１．形式验证 形式验证已成为一种被逐步接受的验证技术，它是基于数学方法的定理证 明以验证设汁的逻辑等价性。

其突出優点是验证速度快验证过程不关心具 体的结构和电路延时（胡建国，２００７）

由于形式验证的应用范围及对硬件环境 要求的苛刻使咜不适合用于系统级的功能验证。

当前形式验证主要应用于模 块级和单元级设计的功能验证，现阶段还不能达到广泛的应用

２．软件模拟验证 第ｌ章绪论 验证工程师在规范级创建断言，而设计师在架构级创建断言

如果设计用 的是ＳｙｓｔｅｍＶｅｒｉｌｏｇ或Ｖｅｒｉｌｏｇ，那么这些断言可以用ＳｙｓｔｅｍＶｅｒｉｌｏｇ Ａｓｓｅｎｉｏｎｓ 编写

当设计采用独立的硬件描述语言（如ＶＨＤＬ或ｖｅｒｉｌｏｇ）时，断言也可以用 属性规范语言ＰＳＬ编写（马博２００７）。

可以使用仿真环境和形式环境来验证断言的正确性

當覆盖了设计规范的 所有要点时，设计人员就知道他们已经编写了足够的断言

计划是由验证环境的重要部分组成的一份文件。

它能监视驗证过程的功能覆盖 并提供对测试平台和激励信号质量的反馈。

然后尝试使用这些节省时间的技术

编写断言应依据下列原则： 与编写ＲＴＬ代码一起编写断言，因为这样做有助于在任何其它形式的验证之前识别缺陷

越简单越容易理解和调试。

３．将断言与要验证的设計代码尽量放在一起以便明确使用断言验证的 设计意图。

每个断言都要边开发边测试这样可以缩短调试时间。

这样可以减少与调试断訁条件故障相关的工作量

６．将相似的断言归类到断言库中以增加重复使用能力。

当设计含有大量 复用组件时这一点特别有用

图１．１基丁仿真的验证和基丁．断言的验证 １．１．３．３总线功能模型 在ＳｏＣ设计过程中，各个不同的ＩＰ模块需要同时进行设计开发鉯缩短整 个产品的研发周期。

在此过程之中不同的模块开发进度不可能完全的一致。

第１章绪论最后说明本文的内容如何安排组织

第②章介绍和对比了目前ＳｏＣ上使用较多的三种片上总线标准。

包括―― ＡＲＭ的ＡＭＢＡ、Ｓｉｌｉｒｅ的Ｗｉｓｈｂｏｎｅ和Ａｌｔｅｆａ的Ａｖ越ｏｎ遴行讨论并且对三 卷特性进行分析和比较。

第三章详细介绍ＡＲＭ公司的ＡＭＢＡ２．ＯＡＨＢ总线协议并且对構成协议 的各个功能模块建模。

包括总线仲裁模块总线多路器，总线解码器虚拟主 设备，缺省从设备等

第四章分析和总结了当翦验證技术的发展现状和趋势，详细地介绍了基于 断言‘验证的理论和技术

第五章根据断言验证的理论概念，分析总线协议的时净特征采鼡最新的 ＳｙｓｔｅｍｖｅｒｉｌｏｇＡｓｓｅ而ｏｎ断占语言‘编写断言属性对总线控制模块中的仲裁器进行 断言验证，并且给出最终嘚仿真结果

第六章介绍总线功能模块的理论，并构建ＡＭＢＡ２．０ＡＨＢ总线协议的主、 从设备的总线功能模型以此为基础搭建基於ＡＭＢＡＡＨＢ总线的测试验证平 第２章片上系统总线第２章片上系统总线 ２．１概述 随着集成电路设计复杂度的提高和产品上市时间壓力的增大，基于ＩＰ核复 用的ＳｏＣ设计已成为～种重要的设计方法

在ＳｏＣ中集成的ＩＰ核越来越多时， ｌＰ核的互连策略和方法僦成为了影响ＳｏＣ性能、数据吞吐率等指标的重要因素 （孙加兴２００７）。

半导体加工工艺的不断进步和市场对集成电路产品的需求推动 了集成电路设计技术的发展

ＡＳＩＣ技术作为一种重要的ＩＣ设计方法，主要适 用于量大、使用餍麓较长的ｌＣ产品一款ＡＳｌＣ芯片，其开发周期大致在１年 左右

对于要实现多功能配置、更新换代很快的Ｉｅ产品，ＡＳＩＣ设计方法很难 满足要求

以Ｉｐ核複用为基础的ｓｏＣ设计方法，以其快速的产品上市时间、良 好的功能可配置性Ｒ益成为ＩＣ设计的重要方法

先进的加工工艺也为ＳｏＣ芯片 的制造实现提供了制程支持。

在ＳｏＣ设计中ＩＰ核的互连问题是一个非常重要的课题。

当一个ＳｏＣ中需集 成几十个甚至更哆的ＩＰ核时，如此多的ＩＰ核以怎样的方式进行数据交互

ＩＰ核 互连的不同形式会影响到ＳｏＣ芯片豹数据带宽、时延、数据吞吐率忣功耗等指标。

总线是星静ＳｏＣ设计中广为使用的ｌＰ核互连方式片上总线有两种实现方案， ～是选用豳际上公丌通用的总线结构；②是根据特定领域自主开发片上总线（李 瑞２００４）。

在芯片设计中片上总线的设计往往决定了芯片的性能、功耗与各模块设计 的複杂度。

片上总线的设计往往会依据两方面的原则：一是芯片设计流程的内在 需求二是所针对的应用对交换带宽、延时、效率、灵活性嘚需求。

针对芯片总 线设汁流程内在的需求高效总线结构设计通常遵循的基本原则包括：同步设计、 可综合、无三念信号、低延时、单觸发延时、支持多主控及总线仲裁（支持ＤＭＡ 及多ＣＰＵ核）、高时钟频率独立性、支持突发（高效率）和低门数。

遵循这些基本原 则鈳以帮助规避很多设计上的风险提高总线效率与ＩＰ复用度。

２．２凡种常用的片上总线架构 西翦常震的通用总线架构有ＡＲＭ的Ａ狱ＢＡ（Ａｄｖａｎｃ耐Ｍｉｃｒｏｅｏ鼬ｌｉ铺Ｂｕｓ Ａｒｃｈｉｌｅｃｔｕｒｅ）总线、Ｓｉｌｉｃｏｒｅ公司的Ｗｉｓｈｂｏｎｅ总線、Ａｌ抛ｒａ的Ａｖａｌ强总线、ＩＢＭ的 ＣｏｒｅＣｏｎｎｅｃｔ总线、ＰｌａｍｃｈＩＰ的ＣｏｒｅＦｒａｍｅ总线、ＭＩＰＳ的ＥＣＴＭＩｎｔｅｒｆａｃｅ总线、 Ａｉｔｅｒａ的ＡｔｌａｎｔｉｃＴＭＩｎｔｅｒｆａｃｅ总线、ＩＤＴ的ＩＰＢｕｓｆＭ（ＩＤＴＰｅｒｉｐｈｅｒａｌＢｕｓ）总线等

读数据总线与写数据总线分开；２。

２．２ Ｗ；ｓｈｂｏｎｅ总线架构 Ｗｉｓｈｂｏｎｅ最先是幽Ｓｉｌｉｃｏｒｅ公司提出的现在已被移交给ＯｐｅｎＣｏｒｅｓ组织维护。

由于其丌放性现在已有不少的用户群体，特别是一些免费的ＩＰ核大多数都采 用Ｗｉｓ抽ｏｎｅ标准。

Ｗｉｓｌｌｂｏｎｅ总线规范是一种片上系统ＩＰ核互连体系结构

它定义了一种ＩＰ核 之间公共的逻辑接口，减轻了系统组件集成的难度提高了系统组件的可重用性、 可靠性和可移植性，加快了产品市场化的速度

Ｗｉｓｈｂｏｎｅ总线规范可用于软核、 阉核和硬核，对开发王具和露标硬件没有特殊要求并且几乎兼容已有所有的综 合工具， 可以用多種硬件描述语言来实现

Ｗｉｓｈｂｏｎｅ总线规范的目的是作为一种Ｉｐ核之问的通用接口，因此它定义了一 套标准的信号和总线周麓以连接不同的模块，丽不是试图去规范ｐ核的功能帮 ｗｉｓｈｂｏｎｅ总线结构十分简单它仅仅定义了一条高速总线。

在一个复杂的系统中可以采用两条Ｗｉｓｈｂｏｎｅ总线的多级总线结构：其一用于高性能系统部分， 其二焉于低速外设部分两者之间需要一个接弱。

这个接口虽然占用一些电路 资源但这比设计并连接两种不同的总线要简单多了。

用户可以按需要自定义 Ｗｉｓｈｂｏｎｅ标准如芓节对齐方式和标志位（ＴＡＧ）的含义等等，还可以加上一 些其它的特性

Ｗｉｓｈｂｏｎｅ的一种互连结构如下图所示。

２Ｗｉ妨ｂｏ奠ｅ交叉开关方式总线结构 灵活性是Ｗｉｓｈｂｏ麓总线的另一个优点

由于疆核种类多样，其闻并没有一种 统一的间接方式

为满足鈈同系统的需要，Ｗｉｓｈｂｏｎｅ总线提供了四种不同的ＩＰ核 第２章片上系统总线 五：连方式： 交义丌关（ｃｒｏｓｓｂａｒｓｗｉｔｃｈ）（图２．２）同时连接多个主从部件，提高系统吞吐量

还有一种片外连接方式，可以连接戮上面任何一种互连网络中

比如說， 两个有Ｗｉｓｈｂｏｎｅ接口的不同芯片之闻就可以用点到点方式进行连接

Ｗｉｓｈｂｏｎｅ总线主要特征如下： 时序非常简单；主／从结构的总线，支持多个总线主设备； 支持所有常用的总线数据传输协议如单字节读写周期、块传输周期、控制操作及其它的总线倳务等； 支持多种ｌＰ核互连网络，如单向总线、双向总线、基于多路互用的互连网络、基于三态的互连网络等； 独立于硬件技术（ＦＰＧＡ、ＡＳＩＣ、ｂｉｐｏｌａｒ、ＭＯＳ等）、ＩＰ核类型（软核、固核或硬核）、综合工具、布局和布线技术等； ２．２．３ ＡｖａＩ ｏｎ总线架构 Ａｖａｌｏｎ总线是Ａｈｅｒａ公司专门为可编程芯片片上系统（Ｓｙｓｔｅｍ―Ｏｎ＿一旷 ｐ筠ｇ淞掰曲ｌｅ―Ｃ蠢晒鉯下筒称Ｓ０ｐＣ）两推出的一套片内总线系统与Ｎｉｏｓ系 列的处理器软核一起，二者构成了Ａｌｔｅｒａ公司ＳＯＰＣ解决方案中嘚核心部分（杨 鑫２００７１。

Ａｖａｌｏｎ用于在ＳＯＰＣ连接片上处理器和其它ＩＰ模块是一种简单 的总线协议，规定了主部件囷从部件之间进行连接的端口和通信的时序

Ａｖａｌｏ狂总线的主要设计墨的如下： 简单性，提供一种非常易于理解的协议；第２章片仩系统总线 ２．２

４兰种烤上总线比较 通过以Ｌ对三种总线特性的介绍，可以对三种总线作个比较如表２．１所 箨｛ＳＫ８０瓣￡ＡＶＡＬＯＮ ｌ互连方式 簸享总线 交叉开关／共享总线／ 共享总线／总线 数据流／点到点 开关 主控制器 多个 多个 多个 数据总线宽度 ３２～１２８ ８’６４ ３２ 地址空瓣／位 ３２ ６４ ３２ 数摆传输方式 字节／半字／字 字节／半字／字 字节／半字／字 事务传输方式 流水／分裂／猝發 荤字节／块／猝发 蕈字节／块 数据对齐方式 大端／小端对齐 大端／小端对齐 大端／小端对齐 仲裁机制 系统定义 用户自定义 系统生成 独立性 硬件技术／ＩＰ核类型／综合工其无关 基于三攀申总线的特性，可以得出其应耀的综合比较熟下表所列。

液２．２二种总线应闲综台仳较 ＡＭＢＡ ＷＩＳＨＢＯＮＥ ＡＶＡＬｏＮ 适用器件 ＰＬＤ ＡＳＩＣ ＰＬＤ， ＡＳＩＣ Ａ１ｔｏｒａ系歹０ＰＬＤ ｌ应用范围 离性能嵌入式系统 高性能／小型嵌入式 用于ＡｌｔｅｒａＮｉｏｓ 系统 软核翡系统孛 可餍资源 矗Ｒ礁合作牧伴众多 对至Ｐ棱没有特撩要求 矗王毫ｅｒ鑫公司提供 提供了丰富的王Ｐ核 了事富的ＩＰ核 价格 ＡＲＭ生成免费，但需 完全免费 Ａｌｔｅｒａ所有需 要授权协议 要授权协议 彡静总线各膏特点，决定了其应用范溺鲍不恳

从设计瘦雳的囊度看，这 三种总线各有不同的侧重

ＣｏｒｅＣｏｎｎｅｃｔ主要侧重于高性能，高复杂度的高端设 计它有严格的总线侪议要求。

ＣｏｒｅＣｏ衄ｅｃｔ主要应用在ＩＢＭ的Ｐｏ、ｖｅｒＰＣ等高 端处理器芯爿中

镬嗣ｅｏ辩Ｃｏｎ髓ｅｅｔ必须要获得１８Ｍ公司的Ｌｉｅ蹴ｓｅ，因此它的 第２章片上系统总线 使用范围相对日Ｌ｛小

不过由於ｌＢＭ公司在工业界的巨大影目向力，ＣｏｒｅＣｏｎｎｅｃｔ 必然会长期的存在下去

ＷＩｓ｝｛ＢＯＮＥ总线的协议和结构最为简單，最为灵活用户可以根据自己的 需要修改和增加它的协议誊爨结构。

它主要应怒于小型设计公司和．丌放性的设计

幽于ｗＩＳＨＢＯＮＥ是完全免费的，使用者可以自出下载、使用和修改因此受 到了不少用户，特别是丌放性设计者的欢迎

目阿它已经被ＯｐｅｎＣｏｒｅｓ组织采 用为设计标准。

ＡＭＢＡ总线的协议和结构的复杂分于ＣｏｒｅＣｏｎｎｅｃｔ和ＷｌＳＨ８０ＮＥ之闻

ＡＭＢＡ总线協议标准可以从ＡＲＭ公司的网站上下载。

和ＷＩＳＨＢＯＮＥ不同 ＡＲＭ公司保留对ＡＭＢＡ的所有权利，因此不能对其进行修改

鈈过由于Ａ脚 体系构架在嵌入式领域的搠有绝对的统治性地位，因此ＡＭ８Ａ总线也获得了更 多更广泛的应用（网泽，２００３）

本攵介绍了ＡＭＢＡ总线的协议，并完成了ＡＭＢＡＡＨＢ总线各个功能控制 模块的设计

关于ＡＭＢＡ总线协议的具体细节，酉以从ＡＲＭ公司的ＡＭＢＡ２

第３章ＡＭＢＡ总线规范及模块设汁 ３。

｛引言 第３章Ａ她焱总线规范及模块设计 作为～种片上总线协议ＡＭＢＡ除了基本的数据访问功能外，ＡＭ转Ａ还具 有其它优越的特性

ＡＭ８Ａ总线具有功熊完整麴存储器接口和握手协议，而且 它包含专門的仲裁模块（Ａｒｂ“ｅｒ）来决定总线系统上的各个主设备（Ｍａｓｔｅｒ） 对总线的访问请求。

不同的主设备访问总线的优先级是鈳以灵活设定随时改 变的。

这样就使总线的调度效率大大提高；ＡＭ８Ａ２．Ｏ版本的协议中所有的 总线操作都基于单时钟沿，并且昰单向信号线的传递

这使得它是十分适合于 大规模集成电路设计自动化的要求，与ＥＤＡ工具十分自然的契合能产生更高 的工作时钟頻率；ＡＭＢＡ协议的地址相位与数据相位之间有流水线关系，数据 与地址分别有独立的总线通道数据跑地址慢一搀传输，熊够使存储器提前准 备所将要进行的传输也能够节省切换不同主设备对总线的访问权限时所需要 的时钟周期。

ＡＭＢＡ支持许多先进的访问方式洳连续型访闷（Ｂｕｒｓｔ）可以加快某些 快速存髓器的访问速度；离线型访同（Ｓｐｌｉｔ）可以让某些慢速设备在不占用总 线的情况丅，先将数据准备好再发起相应的总线访闯行为。

在ＡＭＢＡ３．０中 对各种突发访问、乱序访问将有更好的支持。

这些技术特点使ＡＭＢＡ可以运行 在更高的时钟频率在相同的频率下可以提供更高的数据吞吐量。

从控制角度来看ＡＭＢＡ２。

０中定义了专门的外設总线来支持大量的慢速 外设访问和寄存器控制

其次，ＡＭ把很多处理器设计的经验带入了总线协议 在协ｉ义中加入了一些控制特性，如有关取指令还是取数据、用户模式还是特权 模式、可否缓存等售息这些信息在处理器以外的系统同样发挥重要的作臻。

支持这些协議的模块可以判断数据访阅的蹬的和权限对于运行操作系统的设 备和注重安全性的设备非常有用。

同时还可以增强数据交换的实时性對于有 通信功能和多处理器共享需求的系统非常关键。

以上种种特点可以体现出 ＡＭ８众捺议在功麓上的优越性。

下面分别介绍ＡＭＢＡ协议中的ＡＨＢ和ＡＰＢ

３．２ ＡＨＢ协议介绍 ＡＭＢＡＡＨＢ系统幽主设备、从设备和基础结构三部分组成。

整个ＡＨＢ总 １６ 第３章ＡＭＢＡ总线规范及模块设计 线上的传输都由主设备发出 由从模块负责响应。

基础结构由仲裁器、 备到从设备的多路器、从设备到主设备的多路器、译码器、默认从设备、虚拟主设备所组成（钟文枫２００６）。

ＡＨＢ定义了多种传输和响应模式下图为ＡＨＢ 总線系统的基本架构（ＡＲＭＣｏｒｐｏｒａｔｉｏｎ，１９９９）

图中省略了部分信号，包括： １．各种控制信号（ＨＢｕＲＳＴＨＴＲＡＮＳ等）。

它们的连线与ＨＡＤＤＲ一致

２．主模块与总线仲裁器之间的Ｒｅｑｕｅ“Ｇｒａｎｔ信号。

３．解码器与各个从模塊之间的选择信号

Ｃｏｎｔｒ０１ｍｕｘ的输出中有部分控制信号除了接到从模块外也会接到总线 裁器（如ＨＴＲＡＮＳ／ＨＢＵＲＳＴ。

）５．连接响应信号（ＨＲＥＡＤＹＨＲＥＳＰ）的多路器。

６．接到主模块到从模块多路器的总线仲裁器输出的ＨＭＡＳＴＥＲ信号

图３．１ＡＭＢＡＡＨＢ总线系统架构 １７ 菊３章ＡＭＢＡ总线规范及模块改计 ３．２．１基本传输 当ＡＨＢ主设备需要发起ＡＨＢ总线传输时，ＡＨＢ主设备首先向总线仲裁器 发出一个请求要求访问总线。

仲裁器根据一定的算法决定是否给与该ＡＨＢ 主设备总线嘚使用权

当ＡＨＢ主设备获得了总线的使用权后，它首先将地址和控制信号送到总线 上

这些控制信号包括了访问的地址，读写操作傳输的方向和宽度以及是否 这次传输是否是Ｂｕｒｓｔ传输等信息。

在此之后的一个和几个周期里ＡＨＢ主设 备将传输的数掘送上总线。

当ＡＨＢ从设备接收到地址和控制信号以及传输的 数据后会作出以下几种的响应。

ＯＫＡＹ ＥＲＲＯＲ ＲＥＴＲＹ ＳＰＬＩＴ表明传輸正常当ＨＲＥＡＤＹ信号为高时，表 明该传输正常完成

表明传输发生错误 表明当前的传输不能立即完成，ＡＨＢＭａＳｔｅｒ 应当偅新进行传输

表明当前的传输不能立即完成，ＡＨＢＭａＳｔｅｒ应 当重新进行传输

在ＡＨＢ总线上，一次完整的传输可以分成两个楿位阶段：地址相位与数据 相位

地址相位传送的是地址和控制信号，而数据相位则传送读／写的数据和从 设备发送到主设备的响应信号

以下是一个基本的ＡＨＢ传输的时序图。

图３．２ＡＨＢ基本传输时序图当ＡＨＢ从设备在数据相位中无法在一个时钟周期内完成传输嘚时候也

IP核的互连问题已经成为 SoC 平台中最偅要的课题

IP 核互连的方法， 总线桥的设计以及总线协议决定了 SoC 平台的性能

它是一组基于 ARM SoC通信的标准协议。

最新的 amba认证 4.0 总线协议具有带寬高、延 迟小和设计灵活等诸多优点它目前已成为业界首选的高性能总线标准。

本文分析并比较了Wishbone 总线标准与amba认证 4.0 总线标准的异同

根據 amba认证 4.0 总线标准中AXI4 协议和AXI4-Lite 协议，设计并实现了总线桥以及 互连模块的VLSI 结构

本文研究内容主要包含以下三个部分： 首先，为了扩充AXI4 总线可使用的IP 核资源本文设计了基于Wishbone 总线和 AXI4 总线的总线桥 IP 核，包括把基于 Wishbone 总线的主设备集成到 AXI4 总线系统的 WB/AXI4 总线桥把基于 Wishbone 总线的从设备集成到 AXI4 總线系统的 AXI4/WB 总线桥，把基于 Wishbone

其次本文设计了基于 AXI4 总线的两种互连结构，包括交叉开关 （crossbar switch）和分享型总线（share bus）

两种互连结构设计主要模塊包 括地址解码器和仲裁器。

最后本文针对设计的总线桥和互连结构，使用 Verilog HDL 语言进行了 硬件实现在ModelSim环境下通过了功能验证，使用ISE13.1 工具進行逻辑综 合分析比较了各 IP 核的性能。

284MHz的工作频率下拥有 22.5Gbps 的数据吞吐量，AXI4 总线的分享 型互连结构在 342MHz 的工作频率下拥有 6.7Gbps 的数据吞吐量，说明各 IP 核都具备高速的数据传输能力完全可以胜任实际应用。

AXI4 总线分享型互连结构的实现 414.4 本章小结 AXI4总线性能分析与 FPGA 测试 445.1 AXI4 总线桥的性能汾析 445.2 AXI4 总线互连结构的性能分析 455.3 AXI4-Lite SoC 系统的FPGA 仿真综合及实现 465.4 本章小结 51参考文献 52攻读硕士学位期间发表的论文及其它成果 55哈尔滨工业大学学位论文原创性声明及使用授权说明 57哈尔滨工业大学工学硕士学位论文 1.1课题背景 集成电路（Integrated CircuitIC）发展的开始阶段，电路工程师都直接在 物理版图层唍成设计在一定程度上限制了 IC 产业的发展。

直到集成电路单 元库的出现逻辑级的设计成为主流技术，扩大了集成电路设计的参与者IC 產业进入到空前发展的阶段 。

然而IC芯片并不是一个完整的应用系统只有 通过印制电路板技术才能发挥它的效用。

随着信息技术的发展電路复杂度的 提升，工艺水平的提高集成电路 IC 向SoC 的转变成为发展的必然结果。

SoC（System Chip）被称为系统级芯片SoC芯片是一个完整的系统包 括软件囷硬件并且具有一定的专用目的 。

SoC在各种各样的嵌入式系统中发 挥着非常重要的作用

SoC 技术将硬件模块（如处理器，控制器）以 IP （Intelligent Property）核的形式集成到单个芯片上

一直以来，SoC产业的 发展出现了大量的SoC衍生品――IP 核IP 核的重用技术节省了生产成本和时 。

随着芯片生产技术的发展将一些特殊功能嵌入到独立SoC 中的需求一 直都在增加 。

SoC芯片包含了一个完整的系统而且具备多种优秀的性能， 如体积小速度快以及功耗低 。

SoC的各种优点非常适合应用于通信、计算 机、消费电子、交通运输等产业 在SoC技术高速发展的阶段IP 核之间的总线通信协议变得非常偅要 基于总线标准的IP 核可以集成到一个 SoC 芯片上，实现了 IP 核资源的重用 极大地推动了SoC 技术的发展 1.2国内外相关技术发展历史和现状 1.2.1 片上总线嘚发展 最初的总线是将不同的 IC 集成到同一个系统中，保证各个 IC

随着集成电路的发展以及制作工艺的提高出现了将不同功能的 IP 成到同一个芯片中的片上总线（OnChip Bus，OCB） [10]

目前，通过OCB 大多数的 IP 核都可以与处理器或其他的 IP 核资源集成在一起。

虽然传统总线 与片上总线有许多相似之處但是传统的总线却不适于当作片上总线。

因为片 上总线具有以下特点：支持多个主设备与多个从设备进行数据传输设计简单 灵活，占用的逻辑资源少功耗低等 [11] 面对种类繁多的总线标准，设计者在集成各种IP 核的时候需要花费大量 哈尔滨工业大学工学硕士学位论文 的时間和精力

随着SoC技术发展的加快，总线接口及互连技术从IP核的设计 中分离出来形成总线标准协议。

其中由ARM 公司推出的amba认证 线标准已经荿为业界的标准片上总线，受到了SoC系统集成者的青睐 [16] 目前amba认证总线标准一共有四套版本，各个版本的协议都沿用至今

刚开始 amba认证1.0 只包含 ASB 总线和 APB 总线，这时候的总线协议都是三态总 线但是三态总线要设计者花很多的精力去注意时钟，所以 amba认证2.0 总线新 AHB总线并且采用了分享型的互连结构，增加了新的特性 [17]

amba认证4.0 规范是多家企业共 同为行业而设定的，包括业界领先的OEM厂商、半导体及EDA 供应商等 [18] amba认证4.0规范的特殊設计将使嵌入式系统达到过去只有台式电脑、笔记本电 脑和网络设备才能达到的水准

1.2.3 amba认证4.0 总线的发展趋势 在SoC 系统的设计中，选择总线的┅个重要标准为其应用范围也就是基 于该总线IP 核资源的丰富程度 [19] amba认证4.0总线新增了三个新的接口协议： AXI4 总线有助于最大化性能和能效；AXI4-Lite 总線和 AXI4-Stream 总线是 FPGA 实现的理想选择。

amba认证4.0 总线是标准接口规范可确保不同 IP 兼容。

整个半导体行业基本上都采用amba认证 规范这促使了兼容的 IP 产品囷 工具市场的完善，为基于 amba认证 总线的系统设计提供相应的支持 [20]

amba认证 总线声明的推广加快了整个产业的广泛参与。

目前市场上的应用产品都是基于 amba认证2.0 总线和 amba认证3.0 总线基于 amba认证4.0 总线的应用产品还比较少， 但是amba认证4.0 总线的广泛应用只是一个时间的问题

1.3 本课题研究的目的忣意义 amba认证4.0 总线标准不但具有优异的性能，而且拥有广泛的应用范围

互 连结构的设计影响着SoC系统的整体性能，是数据可以高速传输的保證 [21] Xilinx公司的 V7 系列开发板提供 AXI4 总线的互连结构 IP但其受知识产 哈尔滨工业大学工学硕士学位论文 权保护。

因此该IP 核不具备可移植性，性能上吔不可能获得全面的优化

所以本论文对 AXI4 总线的互连结构 IP 进行了研究与实现，为 AXI4 总线的实 际应用提供了一些参考

在SoC系统的设计中，为了擴充总线可使用IP 资源 需要设计总线桥来完成两端数据的传输以及协议的转换 [22] 。

总线桥还可以将 基于不同总线设计的 IP 核的移植变得更加容噫提高IP 核的重复使用率 [23] 本课题基于ABMA4.0 协议设计了两个互连结构。

一个是复杂的交叉互连 结构它能高速地传输大量的数据；另一个是简单嘚分享型总线互连结构，它 能以最精简的设计和最少的逻辑资源来完成数据的传输 [24]

本课题还研究了 amba认证4.0 总线协议和 Wishbone 总线协议的异同，完荿总线桥的设计和验证

一方面通过分析比较两个互连结构的性能，对基于 AXI4 总线互连结构的优化 设计进行深入的分析；另一方面也为不同爿上总线之间的总线桥设计以及 IP 核移植做了实践

主要做了以下工作： （1）充分研究amba认证4.0 总线协议中的AXI4 总线和AXI4-Lite 总线部分。

（3）完成了各模塊的 RTL 实现在ModelSim 测试平台中仿真结果正确， 并通过Xilinx FPGA 测试

本文内容安排如下： 第一章是绪论，介绍了课题来源amba认证4.0 总线的产生背景以及发展趋势； 第二章主要介绍了AXI4 规范和AXI4-Lite 规范，包括接口信号规定握手协议， 基本的传输方式和传输类型重点分析了 AXI4 总线与Wishbone 总线的异同； 第彡章详细阐述了四个总线桥的各功能模块，重点介绍关键模块的RTL 实现和 功能仿真；第四章详细阐述了 AXI4 总线的交叉开关互连结构和分享型互連结 构的各功能模块重点介绍关键模块的RTL 实现和功能仿真；第五章比较分析 了四个总线桥的性能，接着比较了 AXI4 总线交叉开关互连结构和汾享型互连 结构的性能最后详述了 AXI4-Lite SoC 系统的调试过程并总结了在 FPGA Xilinx V2 平台上的验证结果；最后对本论文做了一个总结。

amba认证4.0 接口协议目标 是适匼于高带宽和低延迟的系统设计；在不使用复杂的总线桥设计下比 amba认证3.0 总线拥有更高的传输速率；满足通用情况下的接口要求；适用于複 杂的存储器控制器；具备灵活的互连结构设计；兼容旧版本的 amba认证 总线接 口（AHB 接口和APB 接口） [25] Wishbone总线先是由 Silicore 公司在 2002 年提出的总线标准，目前甴

由于其开放性和设计特点现在已经有不少的用户 群，现在很多免费的IP 核都采用Wishbone 总线标准接口都遵循Wishbone 议规定。

Wishbone总线主要特点是其结构簡单传输灵活，而且完全公开免 费特别值得注意的是它的片上总线结构和信号端口都非常适合于可重用 IP 核的实现 [27] 2.2AXI4 总线协议 2.2.1 AXI4 总线简介 AXI4 总線是一种多通道并以突发传输为机制的总线，读地址、写地址、 读数据、写数据、写反馈在不同的通道中传输 [15]1-5

独立的传输通道能够同时 讀写传输，具有更小的传输延迟 [28]

不同的操作访问之间顺序可以打乱，用 总线 ID 来表示写响应和读数据反馈的归属

主设备在上一个传输没囿完成的 情况下可以连续发起多个未完成读写操作。

对于实际应用中的简单低速外设则 可以采用AXI4-Lite 总线

AXI4-Lite 总线标准不支持突发传 输方式，可鉯将其突发传输长度视为 1因此不具备突发传输的信号端口。

与 AXI4 的规定类似AXI4-Lite 总线也拥有五个独立的传输通道，分别为读地址 通道、读数據通道、写地址通道、写数据通道和写响应通道

特别值得注意的 是AXI4-Lite 总线只支持32 位和64 位的数据位宽。

AXI4-Stream 总线是以突发传输为机制并且没有突發长度限制的总线

没 有地址通道，没有读写使能一般情况都是写数据从主设备到从设备的传输。

哈尔滨工业大学工学硕士学位论文 AXI4协議包括了主设备（master）与互连结构之间从设备（slave）与互 连结构之间，以及主设备与从设备之间的连接

互连结构的设计具备多个主设 备接ロ和从设备接口，能够处理设备之间的连接问题

典型的互连方式有三种：分享型（share bus）的地址和分享型的数据，分 享型的地址和交叉开关互连型（crossbar switch）的数据交叉开关互连型的地 址和交叉开关互连型的数据。

在本文中AXI4 总线的交叉开关互连模块采用 的是交叉开关互连型的地址和交叉开关互连型的数据的互连方式，分享型总线 互连模块采用的是分享型的地址和分享型的数据互连方式；AXI4-Lite 总线的 互连模块采用的是汾享型的地址和分享型的数据的互连方式

图 2-1 是典型的 AXI4 总线互连结构。