请教高手关于uvm验证方法学的学习入门

点击联系发帖人 时间：2016-02-02 01:36
我是用VMM的说说我个人看法，学習SV比较简单方法学就比较麻烦了。
我的做法是基本上不看专门的书籍就是做Synopsis的Lib和Example，
不懂的地方直接看源代码和参考手册
然后再做上10來个完整的验证，对于验证就算基本上入门了
sv中有一个接口的概念，而这个接口要想在测试平台中用的话是不是设计中也要用呢？

SV完铨向前兼容Verilog所以对于设计的接口，使用Verilog风格或SV风格都可以至于综合的问题，就只能参考综合工具是否支持了

}

1 验证的本质：尽可能的找出设计嘚bug；

测试文件（testbench）以模拟的方式来验证逻辑时序的正确性以源的方式来激励用户编写的逻辑功能模块；

(1)灌激励：输入信号
(2)集响应：输出信号

2 UVM的各个Component（组件） 之间采用基于TLM的发送通过数据包的方式通信；

Phase机制：（阶段）

}

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