用于无线传输的分形折叠偶极子天线
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用于无线传输的分形折叠偶极子天线
　　摘要：传输系统是服务平台的重要组成部分，直接决定了服务平台的应用前景，而设计是决定传输系统性能的关键技术之一。本文针对传输系统对的要求，设计了一款&型分形折叠偶极子，用矩量法对所设计的天线进行仿真分析;用腐蚀工艺制版法制作天线样品，并对天线的性能进行测试。测试结果显示该天线能够同时实现小尺寸、低厚度、低回波损耗、大工作带宽和全向辐射这五个要求。本文引用地址：
　　网络可视化技术是一种重要的信息可视化技术，它以图形的形式将网络数据直观地展示出来，利用人类视觉感知的高效性直观地解释网络组成与数据结构，帮助网络用户快速了解网络的内部结构，在网络数据分析及管理领域中得到了广泛的应用[1]。
　　随着电子产品的不断更新换代，越来越多的便携式电子产品成为人们的网络浏览工具，笔记本电脑、平板电脑、智能手机等具有无线上网功能的电子产品的热销，从一个侧面反映了无线上网正在成为和传统的有线上网同等重要的上网方式。无线传输系统与网络可视化技术相结合，可以扩大服务平台的应用领域，让用户随时随地都可通过便携式电子产品享受可视化网络服务。
　　天线设计及制造技术是无线传输系统的核心关键技术之一，天线所形成的电磁场强度和有效作用范围决定了无线传输系统的工作距离和范围，因此天线技术的发展对无线传输系统的性能和应用前景具有决定性的影响[2]。
　　无线传输系统对天线的要求
　　近年来，随着无线传输系统的飞速发展，人们对无线传输系统的天线性能提出了更高的要求。无线传输系统需要作为一个模块，融入便携式电子产品中，这就需要其尺寸足够小，无线传输系统的天线也就要求具有小尺寸和低厚度。电子产品的移动性和便携性要求无线传输模块可以随时随地发送和接收信息，这就要求其天线具有全向或半球覆盖的方向性。在实际应用中，无线传输系统所处的环境具有不确定性，这就需要其天线在性能上有足够的冗余，有较低的回波损耗和较大的工作带宽，并有较强的环境适应性。目前，应用最广泛的无线局域网使用的ISM频段为2.4～2.4835GHz，无线传输系统的天线必须完整地覆盖ISM频段[3]。
　　综合考虑以上要求，一款实用的无线传输系统天线必须满足以下性能要求：能够置于便携式电子产品中，尺寸应小于30mm&30厚度应小于2天线的回波损耗(S11)值在整个工作频带内都在-10dB以下，回波损耗最小值应小于-20dB;天线的工作频带应完全覆盖ISM频段(2.4～2.4835GHz)，并有较大的带宽冗余，工作带宽应大于200MHz;天线应具有全向辐射特性。
　　分形天线简介
　　上世纪七十年代，法国数学家B.B.Mandelbrot在总结了自然界中非规则几何图形后，第一次提出了分形这个概念[4]，认为分形几何学可以处理自然界中那些极小规则的构型，指出分形几何将成为研究许多物理现象的有力工具。到了20世纪80年代，关于波与分形结构相互作用的研究促进了分形电动力学的发展[5]，而分形天线正是分形电动力学的众多应用之一。它能够使得我们有效地设计小型化天线或把多个无线电通信元件集成到一块设备上。分形几何是通过迭代产生的具有自相似特性的几何结构，它的整体与局部之间以及局部与局部之间都具有自相似性，天线的分形设计是电磁理论与分形几何学的融合。研究发现，与传统天线相比，分形天线具有小型化、宽频带、多频工作、高辐射电阻、自加载等一系列优点，能够很好地满足无线传输系统对天线的要求。
　　&型分形折叠偶极子天线结构设计
　　典型的偶极子天线由两段同样粗细和等长的直导线排成一条直线构成，信号从中间的两个端点馈入，为了缩小天线的尺寸，以符合小型化的要求，我们采用&型分形折叠技术对偶极子天线臂进行了改进设计。
　　&型分形折线的构造过程如下：设初始单元为一条横向直线段，将其分为三段，左右两段的长度为，中间一段的长度为;分别在左右两段横向线段和中段横向线段间插入两段长度为的纵向线段，即构成一个横向比例系数，纵向比例系数的1 阶&型折线。经过1 阶&型分形折叠，初始单元的有效长度由增加到，长度放大倍数。
　　通过改变和的值，可以得到不同的1 阶&型分形折线，如图1(a)、(b)所示。对1 阶&型分形折线的所有直线段按照一定的和的值(为了避免出现线段交叉，需满足，)依次迭代生成了2阶&型分形折线，如图1(c)所示。这样迭代下去，可生成高阶的&型分形折线。
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我来说两句……
微信公众号二
微信公众号一数字信道能否传输模拟信号？
数字信道能否传输模拟信号？
08-12-29 & 发布
当然不能。。。不同的数据必须转换为相应的信号才能进行传输：模拟数据一般采用模拟信号(ANALOG SIGNAL)，例如用一系列连续变化的电磁波(如无线电与电视广播中的电磁波)，或电压信号(如电话传输中的音频电压信号)来表示；数字数据则采用数字信号(DIGITAL SIGNAL)，例如用一系列断续变化的电压脉冲(如们可用恒定的正电压表示二进制数1，用恒定的负电压表示二进制数0)，或光脉冲来表示。 当模拟信号采用连续变化的电磁波来表示时，电磁波本身既是信号载体，同时作为传输介质；而当模拟信号采用连续变化的信号电压来表示时，它一般通过传统的模拟信号传输线路(例如电话网、有线电视网)来传输。 当数字信号采用断续变化的电压或光脉冲来表示时，一般则需要用双绞线、电缆或光纤介质将通信双方连接起来，才能将信号从一个节点传到另一个节点。 (2)模拟信号与数字信号之间的相互转换 模拟信号和数字信号之间可以相互转换：模拟信号一般通过PCM脉码调制(PULSE CODE MODULATION)方法量化为数字信号，即让模拟信号的不同幅度分别对应不同的二进制值，例如采用8位编码可将模拟信号量化为2^8=256个量级，实用中常采取24位或30位编码；数字信号一般通过对载波进行移相(PHASE SHIFT)的方法转换为模拟信号。 计算机、计算机局域网与城域网中均使用二进制数字信号，目前在计算机广域网中实际传送的则既有二进制数字信号，也有由数字信号转换而得的模拟信号。但是更具应用发展前景的是数字信号。
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简易数字信号传输性能分析仪设计报告
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简易数字信号传输性能分析仪
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【字体： 】
简易数字信号传输性能分析仪
作者：&&&&文章来源：&&&&点击数：&&&&更新时间：&&&&
本作品设计一个简易数字信号传输性能分析仪，通过对个个方案的论证，最终选择两片CPLD做为核心器件。首先通过单片机控制时钟的分频，使用可编程逻辑器件CPLD以方便的产生不同数据率的伪随机信号，同时用12864液晶显示数据率及峰峰值。为了滤去整流输出电压中的纹波。通过二阶巴特沃斯滤波器滤波同时产生高增益的滤波信号。然后叠加伪随机信号用示波器显示眼图。对于产生的m序列是否采用曼彻斯特编码，则使用开关控制单片机来选择。通过数字分析电路与CPLD提取同步信号，再次用示波器显示眼图。本系统结构清晰，经过测试基本完成题目要求。
关键词:CPLD 伪随机信号 巴特沃斯滤波器 同步信号 眼图
The work to design a simple digital signal transmission performance analyzer, through a program of demonstration, finally choice two CPLD devices as the core of system.The design of the first chip to control the clock by the frequency, the use of programmable logic device CPLD to easily generate different pseudo-random signal data rate, and liquid crystal display with 12864 and the peak data rate. To filter the rectifier output voltage ripple. Through second-order Butterworth filter with the filter while producing high-gain signal. Then superimposed pseudo-random signal with an oscilloscope display eye. For m-sequences are generated using Manchester coding is used to select single-chip switch control. Through statistical analysis to extract synchronization signals and CPLD circuits, once again shows the eye diagram with an oscilloscope.The system structure is clear, after the basic completion of the test question.
Key words：CPLD Pseudo-random signal Butterworth filter Sync Eye diagram
简易数字信号传输性能分析仪（E题）
【本科组】
本系统主要由滤波模块、数字信号(m序列)产生模块、同步信号提取模块、眼图显示方式组成。下面分别论证这几个模块的选择。
1.1低通滤波电路的论证与选择
方案一：采用切比雪夫滤波器。其采用的是切比雪夫传递函数，也有高通、低通、带通、高阻、带阻等多种滤波器类型。切比雪夫滤波器的过渡带很窄，但内部的幅频特性却很不稳定。
方案二：采用一阶巴特沃斯滤波器。巴特沃斯滤波器的特点是通频带内的频率响应曲线最大限度平坦，没有起伏，而在阻频带则逐渐下降为零。一阶巴特沃斯滤波器的衰减率为每倍频6分贝，每十倍频20分贝。幅频特性效果不好，而且达不到题目要求。
方案三：采用二阶巴特沃斯滤波器。二阶巴特沃斯滤波器的衰减率为每倍频12分贝、 三阶巴特沃斯滤波器的衰减率为每倍频18分贝、如此类推。巴特沃斯滤波器的振幅对角频率单调下降，并且也是唯一的无论阶数，振幅对角频率曲线都保持同样的形状的滤波器。只不过滤波器阶数越高，在阻频带振幅衰减速度越快。其他滤波器高阶的振幅对角频率图和低级数的振幅对角频率有不同的形状。
综合以上三种方案，选择方案三。
1.2数字信号(m序列)产生模块的论证与选择
方案一：采用D触发器74ls74产生。其特点是产生序列速度可以很快，但由于硬件电路固有的不便修改性，该方法仅仅对一些特殊的本原多项式有效。
图1 D触发器产生m序列
方案二：采用单片机产生。采用AT89S52来实现。该8位单片机有256B的内部RAM和8KB的PROM 。m序列通过P0口输出至外部设备。在m序列产生模块子程序中，m序列发生器实际上是用其反馈移位寄存器（FSR，feedback shift register ）。为了便于操作，该FSR应该位于AT89S52的位地址空间。选择片内20H地址单元为其起始地址，其中定义单元的最低位为（即第n级寄存器），则FSR的（即第一位寄存器）依据级数n的大小位于片内20H~2FH单元的某一位。该方法用单片机的数据查询方式，取出相应的存储在EPROM中的某一固定级数n的伪码信号，简化的求解反馈函数值的计算，速度较快。但是不易精确产生波特率步进可调的序列。
方案三：采用CPLD产生。采用行为描述方式用VHDL语言对该逻辑进行硬件描述。设计的系统具有体积小、重量轻、功耗小、速度快、价格低、可靠性高、设计周期短等优点。为产生信号为的m序列，我们采用Altera公司的Quartus U软件，使用硬件描述语言VHDL对CPLD进行编程。
综合以上三种方案，选择方案三。
1.3 同步信号提取的论证与选择
方案一：数字锁相环提取位同步信号。由于数字锁相环的输入是经过微分和全波整流后的信号, 电路由码型变换器、鉴相器、控制调节器组成。电路复杂。
方案二：采用CPLD快速提取位同步信号。利用CPLD内部丰富的资源来提取同步为信号。
综合考虑采用方案二。
1.4 眼图显示方式的论证与选择
方案一：采用X通道触发Y通道显示。把时钟信号接入X通道，m序列信号接入Y通道。在每个时钟的上升沿使m序列信号发生跳变。
方案二：采用外触发方式显示。将时钟信号接入外触发端，调节示波器触发模式即可。
综合以上两种方案，选择方案二。
2系统理论分析与计算
2.1 低通滤波电路的分析与计算
2.1.1 滤波分析
经典滤波的概念，是根据富立叶分析和变换提出的一个工程概念。根据高等数学理论，任何一个满足一定条件的信号，都可以被看成是由无限个正弦波叠加而成。换句话说，就是工程信号是不同频率的正弦波线性叠加而成的，组成信号的不同频率的正弦波叫做信号的频率成分或叫做谐波成分。只允许一定频率范围内的信号成分正常通过，而阻止另一部分频率成分通过的电路，叫做经典滤波器。
2.1.2 低通滤波电路的计算
在分析有源滤波电路时，一般都通过”拉氏变换”，将电压与电流变换成“象函数“U(s)和I(s)，因而电阻的R(s)=R，电容的(s)=1/sC,电感的（s）=sL，输出量与输入量之比称为传递函数，即
对于同相输入二阶低通滤波电路
将电压电阻值代入公式f=1/2,根据频率100K，200K，500K算出相应的电阻和电容值。
2.2 m序列产生的分析
2.2.1 m序列
由线性反馈移位寄存器产生的周期最长的二进制数字序列称为最大长度反馈移位寄存器序列，通常称为m序列。
2.2.2 m序列产生原理
移位寄存器是由n个串接的双态存储器（寄存器）和一个移位时钟发生器以及一个由模2加法器组成的反馈逻辑线路组成，每个双态存储器称为移存器的级，每一级只能有两种不同状态分别用0和1表示。移位时钟到来时使每一级的存数(即状态)向下一级移动，成为下一级的新存数。
图2 线性反馈移位寄存器原理方框图
2.2.3 误差的计算与分析
由于采用的是20M晶振，要产生数据率为10~100kpbs步进10kpbs的信号 。分频倍数如表1所示。而对于10Mbps的伪随机信号 则不需分频。
表1 信号 的分频倍数及误差值
数据率 Kbps
时钟频率 KHz
对于30、60、70、80、90Kbps数据率的分频时由于计数值的舍入会产生的误差小于0.8%，符合题目要求。
2.3 伪随机序列产生的分析
2.3.1 伪随机信号
伪随机序列发生器的VHDL实现。CLK为时钟脉冲，RESET为清零信号，OE为输出使能端，当RESET和OE都为高电平时，序列跟随着CLK的节拍一位一位的从DOUT端输出。除此之外，该伪随机序列发生器最大的特点在于，他能根据SEL端的选择信号产生不同长度的m序列。基本能够满足各种情况对不同长度伪随机信号的需要。 根据伪随机序列产生的原理，采用行为描述方式用VHDL语言对该逻辑进行硬件描述。
2.3.2 伪随机信号产生原理
图3 伪随机信号产生原理方框图
2.4 曼彻斯特编码的分析
曼彻斯特编码（Manchester Encoding），也叫做相位编码(PE)，是一个同步时钟编码技术，曼彻斯特编码的解释为：从低电平到高电平的转换表示 1，从高电平到低电平的转换表示0。原理图4所示。
图4 曼彻斯特编码原理图
2.5 同步信号提取的分析
2.5.1 同步信号提取方框图
图5 同步信号提取方框图
2.5.2 同步信号提取原理分析
从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部数据流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非是超前和滞后两种情况，如图5、6所示，从数据流上跳沿的角度来看,若将数据流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明数据流滞后于本地时钟，若为“0”则说明数据流超前于本地时钟。
图6 数据流滞后于本地时钟△T
图7 数据流超前于本地时钟△T
根据以上原理，本设计中的鉴相器作用是鉴别出数据流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。控制计数器的计数输出用来控制相位调整选择模块的选择端。 相位调整选择模块由相位调整和相位选择功能。
2.6 眼图显示的分析
2.6.1 眼图
眼图的成因：由于示波器的余辉作用，扫描所得的每一个码元波形将重叠在一起，从而形成眼图。
眼图是指利用实验的方法估计和改善（通过调整）传输系统性能时在示波器上观察到的一种图形。观察眼图的方法是：用一个示波器跨接在接收滤波器的输出端，然后调整示波器扫描周期，使示波器水平扫描周期与接收码元的周期同步，这时示波器屏幕上看到的图形像人的眼睛，故称为眼图。
2.6.2 眼图的分析
从眼图上可以观察出码间串扰和噪声的影响，从而估计系统优劣程度。另外也可以用此图形对接收滤波器的特性加以调整，以减小码间串扰和改善系统的传输性能
接收信号的最佳取样时间是纵向眼开度最大的时刻t1。理想情况下V2- V1=0,纵向眼开度为1。由横向眼开度确定的时间宽度定义了不会由于码间干扰产生误码的时间范围Δt。眼开度受噪声和码间干扰的影响，从眼图的张开度可以估计出码间干扰的大小，判决时刻过门限失真量的大小以及定时抖动等。
图8 3比特非归零码的8种组合
图9 8种组合同时叠加形成的眼图
图10 简化的眼图
数字信号系统的幅度噪声会使眼开度减小，纵向眼开度的高度Ymax与最大信号电平V2定义了最大的幅度畸变。眼闭合度越大（纵向眼开度越小），说明正确判断信号中“1”与“0”越困难。在最佳取样时间t1处的眼开度的大小定义了系统的噪声容限。
噪声容限= （2-1）
取样时间改变时，眼图边线的斜率定义了系统时间误差的灵敏度：当斜率较小时，时间误差的概率增加。在光纤系统中由于接收机噪声和光纤的脉冲畸变，会产生时间抖动。如果取样时间正好在信号电平与判断阈值水平相交的时刻的中点，则判断阈值电平处失真量ΔT表示了时间抖动大小，用百分率表示为：
定时抖动= （2-2）
式中Tb是一个比特的时间间隔。
用示波器对伪随机数字序列进行观察时，示波器的扫描周期应取为Tb或Tb的整数倍，即扫描频率取为1/Tb或1/NTb 。当示波器扫描频率和信号速率的比改变时，并列的眼睛可以多些或少些。当扫描周期为Tb时，示波器的扫描图形与一只人眼相似，当扫描周期取为NTb时，并列的眼睛为N个。
3电路与程序设计
3.1电路的设计
3.1.1系统总体框图
系统总体框图如图5所示
图11 系统总体框图NWX8899
3.1.2 m序列产生子系统框图与电路原理图
1、m序列产生子系统框图
图12 m序列产生子系统框图
2、m序列产生子系统电路
图10 m序列产生子系统电路
3.1.3 滤波子系统框图与电路原理图
1、3路滤波子系统电路
图11 滤波子系统电路
3.1.4 幅值调节子系统电路
图9 100mV幅值调节子系统电路
3.1.5 加法器子系统电路
图10 加法器子系统电路
3.1.6 滤噪子系统电路
图11 滤噪子系统电路
3.2程序的设计
3.2.1程序功能描述与设计思路
1、程序功能描述
根据题目要求软件部分主要实现产生步进可调的m序列（包括采用曼彻斯特编码）。
2、程序设计思路
1）通过开关控制单片机选择是否采用曼彻斯特编码。
2）通过按钮控制单片机产生不同波特率的m序列，并用12864同步显示。
3.2.2程序流程图
1、主程序流程图
图12 主程序流程
2、数字分析电路流程图
图13 数字分析电路流程图
4测试方案与测试结果
4.1测试方案
1、软件仿真测试
3、硬件软件联调
经检查测试硬件电路完整，联调成功。
4.2 测试条件与仪器
测试条件：检查多次，仿真电路和硬件电路必须与系统原理图完全相同，并且检查无误，硬件电路保证无虚焊。
测试仪器：高精度数字示波器，数字万用表。
4.3 测试结果及分析
4.3.1测试结果(数据)
表2：测得三个滤波器的截止频率f误差
输入频率（KHz）
输出幅度（V）
误差分析：=0.707f0观察上述表格可知，输入截止频率在95K处其输出幅度也是0.707V，故其截止频率误差为％=5％符合题目中绝对误差不大于10％的要求。
同理可测得，截止频率位200K,500K使得绝对误差均符合题目的要求。
附录1：电路原理图
附录2：源程序
1. 主控制系统程序
sbit sj=P1^0;
sbit man=P1^1;
sbit mman=P1^2;
sbit rs=P1^4;
sbit rw=P1^5;
sbit e=P1^6;
uchar code addr_tab[]={
0x80,0x81,0x82,0x83,0x84,0x85,0x86,0x87,//第一行汉字位 置
0x90,0x91,0x92,0x93,0x94,0x95,0x96,0x97,//第二行汉字位置
0x88,0x89,0x8a,0x8b,0x8c,0x8d,0x8e,0x8f,//第三行汉字位置
0x98,0x99,0x9a,0x9b,0x9c,0x9d,0x9e,0x9f,//第四行汉字位置
uchar code shuju[10][10]={": 10kbps",": 20kbps",": 30kbps",": 40kbps",": 50kbps",
": 60kbps",": 70kbps",": 80kbps",": 90kbps",":100kbps",} ;
//uchar code jzplc[3][10]={": 100khz",": 200khz",": 500khz"} ;
//延时约2us
void delayus()
//延时 a * 1ms
void delayms(uint a)
for(i = i & 0; i--)
for(j = 100; j & 0; j--);
void write_12864com(uchar com)
delayus();
delayus();
delayus();
delayus();
delayus();
void write_12864dat(uchar dat)
delayus();
delayus();
delayus();
delayus();
delayus();
void display(uchar x,uchar y,uchar *s)
write_12864com(addr_tab[8*x+y]);
while(*s &0)
write_12864dat(*s); //写数据
void init(void)
write_12864com(0x38);
delayms(10);
write_12864com(0x0c);
delayms(10);
write_12864com(0x06);
delayms(10);
write_12864com(0x01);
delayms(10);
void scanf()
delayms(50);
{if(csj&8)
while(!sj);
delayms(50);
while(!sj);
if(man==0)
{delayms(50);
if(man==0)
{ if(mman==0)
while(!man);
delayms(50);
while(!man);
/*if(dj==0)
delayms(50);
{if(cdj&9)
while(!dj);
delayms(50);
while(!dj);
void main()
// cjzpl=0;
display(0,2,"E 分析仪");
display(1,0,"数据率");
display(2,0,"峰峰值");
//display(3,0,"截止频率");
display(1,4,*shuju+10*csj);
//display(3,4,*jzplc+10*cjzpl);
display(3,0," Manchester");
display(3,0,"非manchester");
P2=0x00+csj+1;
2. 数字信号产生程序
//mcu_interface//
library IEEE;
use IEEE.Std_logic_1164.
entity mcu_interface is
port(mcu_data : in std_logic_vector(7 downto 0);
wr : in std_
count : out integer range 0 to 511);
architecture mcu_interface_arch of mcu_interface is
with mcu_data select
count &= 500 when "", --1 10k
250 when "", --2 20k
167 when "", --3 30k
125 when "", --4 40k
100 when "", --5 50k
83 when "", --6 60k
71 when "", --7 70k
62 when "", --8 80k
56 when "", --9 90k
50 when "", --10 100k
end mcu_interface_
//f_freq//
use ieee.std_logic_1164.
use ieee.std_logic_arith.
use ieee.std_logic_unsigned.
entity f_freq is
port( count : in std_logic_vector(8 downto 0);
f_in : in std_
f_out : out std_logic);
architecture behav of f_freq is
signal f : std_
signal count1 : std_logic_vector(8 downto 0);
--signal count1 : integer range 0 to ;
process(f_in)
if f_in='1' and f_in'event then
if count1&(count-1) then
count1&=count1+1;
else count1&="";
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